FPGA数字时钟设计.docVIP

东北大学秦皇岛分校 计算机与通信工程学院 综合课程设计 专业名称 班级学号 18 学生姓名 指导教师 XX 设计时间 2013.12.30~2014.1.1  课程设计任务书 专业：：18 学生姓名（签名）： 设计题目： 一、设计实验条件 QuartusII软件。 二、设计任务及要求 三、设计报告的内容 1.2 设计任务： 显示时－分－秒、整点报时、小时和分钟可调，整点报警等基本功能。 2. 前言 3.设计主体 （1）设计原理： 多功能数字钟应该具有的功能有：显示时－分－秒、整点报时、小时和分钟可调等基本功能。首先要知道钟表的工作机理，整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，但是需要注意的是，小时的范围是从0～23时。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0～59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD码）显示个位，对于小时因为它的范围是从0～23，所以可以用一个2位的二进制码显示十位，用4位二进制码（BCD码）显示个位。 实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1KHz时钟信号，但是扫描的确需要一个比较高频率的信号，因此为了得到准确的1kHz信号，必须对输入的系统时钟进行分频。 对于报警信号，由于实验箱上只有一个小的扬声器，而要使扬声器发声，必须给其一定频率的信号进行驱动，频率越高，声音越尖。另外由于人耳的听觉范围是300Hz～3.4KHz左右，所以设计时也要选择恰当的发声频率。 本实验的任务就是设计一个多功能数字钟，要求显示格式为小时－分钟－秒钟。系统时钟选择时钟模块的1KHz，要得到1Hz时钟信号，必须对系统时钟进行1000次分频。调整时间的的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00－00－00。 Clock选择1KHZ。 步骤： 2）分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clock IS PORT (clk:IN STD_LOGIC; clk1h,clk1k:OUT STD_LOGIC); END clock; ARCHITECTURE fun OFclock IS SIGNAL clk1hz:std_logic; BEGIN clk1h=clk1hz; clk1k=clk; -------------------------1Hz PROCESS(clk) VARIABLE count:integer range 0 to 499; BEGIN IF (clkevent and clk=1)then IF (count=499) then clk1hz= not clk1hz; count:=0; ELSE count:=count+1; END IF; END IF; END PROCESS; END fun; 波形仿真 3）秒计时模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS PORT( clk,reset,setmin: in STD_LOGIC; enmin:OUT STD_LOGIC; daouts:OUT integer range 0 to 59); END ENTITY second; ARCHITECTURE fun OF second IS SIGNAL count:integer range 0 to 59; SIGNAL enmin_1:STD_LOGIC; BEGIN daouts=count; PROCESS(clk,reset,setmin) BEGIN IF(reset=0)THEN count=0; ELSIF(clk=0)then enmin_1=0; ELSIF(clk event and clk=1)then IF(count60)then IF(count=59)then enmin_1=1;count=0; ELSE