FPGA配置方式及过程.docVIP

1 FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。 主动串行（AS） 由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Stratix II 和Cyclone系列。使用Altera串行配置器件来完成。Cyclone器件处于主动地位，配置器件处于从属地位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。  AS配置器件是一种非易失性、基于flash存储器的存储器，用户可以使用altera的ByteBlaster II加载电缆、altera的“altera programming unit”或者第三方的编程器来对配置芯片进行编程。它与FPGA的接口为以下简单的4个信号线： . 串行时钟输入（DCLK）：是在配置模式下FPGA内部的振荡器（oscillator）产生的，在配置完成后，该振荡器将被关掉。工作时钟在20MHz左右，而fast AS方式下（stratix II和cyclone II支持该种配置方式），DCLK时钟工作在40MHz左右，在altera的主动串行配置芯片中，只有EPCS16和EPCS64的DCLK可以支持到40MHz，EPCS1和EPCS4只能支持20MHz。 . AS控制信号输入（ASDI） . 片选信号（nCS）； . 串行数据输出（DATA）。 多片配置：控制配置芯片的FPGA为“主”，其后面的FPGA为“从”。主片的nCE需要直接接地，其nCEO输出脚驱动从片的nCE，而从片的nCEO悬空，nCEO脚在FPGA未配置时输出为低。这样，AS配置芯片中的配置数据首先写到主片的FPGA中，当其接收到它的所有的配置数据以后，随即驱动nCEO信号为高，使能从片的FPGA，这样配置芯片后面的读出的数据将被写入到从片的FPGA中。在生成配置文件对串行配置器件编程时，Quartus II工具需要将两个配置文件合并到一个AS配置文件中，编程到配置器件中。如果这两个FPGA的配置数据完全一样，就可以将从片的nCE也直接接地，这样只需要在配置芯片中放一个配置文件，两个FPGA同时配置。 被动串行（PS）： PS（被动串行）则由外部计算机或控制器控制配置过程。所有altera FPGA都支持这种配置模式。通过altera 的下载电缆、加强型配置器件（EPC16，EPC8，EPC4）等配置器件或智能主机（如微处理器和CPLD）来完成，在PS配置期间，配置数据从外部储存部件（这些存储器可以是altera配置器件或单板上的其他flash器件），通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。FPP（快速被动并行）：该配置模式只有在stratix系列和APEX II中支持；PPA（被动并行异步）：该配置模式在stratix 系列、APEX II、APEX 20K、mercury、ACEX 1K和FLEX 10K中支持；PPS（被动并行同步）：这种模式只有一些较老的器件支持，APEX II、APEX 20K、mercury、ACEX 1K和FLEX 10K。PSA（被动串行异步）：只有在FLEX 6000器件中支持。 是使用最多的一种配置方式。与FPGA的信号接口: . DCLK（配置时钟）； . DATA0（配置数据）； . nCONFIG（配置命令）； . nSTATUS（状态信号）； .CONF_DONE（配置完成指示）。 在PS方式下，FPGA处于完全被动的地位。FPGA接收配置时钟、配置命令和配置数据，给出配置的状态信号以及配置完成指示信号等。PS配置可以使用altera的配置器件（EPC1、EPC4等），可以使用系统中的微处理器，也可以使用单板上的CPLD，或者altera的下载电缆，不管配置的数据源从哪里来，只要可以模拟出FPGA需要的配置时序来，将配置数据写入FPGA就可以。 在上电以后，FPGA会在nCONFIG管脚上检测到一个从低到高的跳变沿，因此可以自动启动配置过程。 支持多片配置方式。 JTAG配置方式： JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。 JTAG接口是一个业界标准接口，主要用于芯片测试等功能。altera FPGA基本上都可以支持JTAG命令来配置FPGA的方式，而且JTAG配置方式比其他任何方式优先级都高。JTAG接口有4个必需的信号TDI, TDO, TMS和TCK以及1个可选信号TRST构成，其中： . TDI