QC-LDPC码编码器的FPGA实现.docVIP

QC-LDPC码编码器的FPGA实现 (西南科技大学信息工程学院 四川绵阳 621010) (QC-LDPC)码具有优异的纠错性能，已被纳入空间数据系统咨询委员会(CCSDS)的近地轨道通信标准。分析了QC-LDPC码的特点，提出一种基于生成矩阵 的编码方法。该方法利用循环矩阵特性简化生成矩阵的存储模式，减少了资源消耗;同时利用循环移位寄存器和累加器实现矩阵乘法?，降低了编码算法复杂度。在Xilinx xc4vsx55 FPGA上, 采用VHDL语言实现了CCSDS标准中(8176,7154)LDPC编码器的设计。仿真结果表明，设计的编码器资源占用较少，吞吐量约为228Mbit/s。 关键字： QC-LDPC FPGA CCSDS 中图分类号: TN911 文献标识码: A FPGA Implementation for Encoder of QC-LDPC Codes Xie Yong, Yao Yuan-cheng, Qin Ming-wei (School of Information Engineering, Southwest University of Science and Technology, Mianyang 621010, Sichuan, China) Abstract: QC-LDPC code possesses excellent property of error correction, and has been included in the Near-earth orbit communication standard which is proposed CCSDS. This paper analyses the properties of QC-LDPC and proposes an encoding method based on generator matrix. This encoding method simplifies the storage pattern of generator matrix through circulant matrix property, thus lessens the resource consumption. Also, it realizes the matrix multiplication by the utilization of cycle shift register and accumulator, and then reduces the complexity of encryption algorithm. Based on Xilinx xc4vsx55 FPGA, use VHDL language, the design of (8176, 7154) LDPC encoder in the CCSDS standard is realized. Simulation results show that this encoder occupies less resource, and has a throughput about 228Mbit/s. Key words: QC-LDPC; FPGA; CCSDS 低密度奇偶校验(Low Density Parity Check, LDPC)[1]码是 Gallager在1962年提出的一种前向纠错编码(FEC)，具有近香农极限的误码性能、无错误平层和译码速度快等优点，但其校验矩阵具有随机性，编码较为复杂。QC-LDPC码是一种基于几何构造的LDPC码[2]，继承了LDPC码的优点，同时降低了编译码复杂度，可实现性强，已被IEEE802.11n (WLAN)、IEEE802.16e (WiMAX)和CCSDS等多个通信标准采用。 为推进LDPC码的实际应用，国内外开展了大量LDPC码编译码器的研究工作，主要选择大规模集成电路作为其实现方案，文献[3-6]给出了几种有效的LDPC码编码算法。本文根据CCSDS标准中QC-LDPC码的特点，提出一种适合在FPGA上实现的编码器结构，在满足标准数据吞吐量的前提下，简化了编码过程，降低了硬件资源消耗。 CCSDS标准中的LDPC码 在2011年8月最新发布的CCSDS 131.0-B-2蓝皮书标准中，推荐(8176,7154)LDPC码作为近地轨道通信的信道编码方式，其码长为8176bit，码率为7/8。 (8176,7154)LDPC码是一种准循环LDPC码，因其校验矩阵具有循环特性而得名。校验矩阵H的维数是1022x8176，由2行16列的511x511的子矩阵构成。校验矩阵H的结构