.微机原理及应用-ch2.pptVIP

第二章 8086微处理器 2.1 8086微处理器的内部结构 2.2 8086微处理器的引脚功能 2.3 8086CPU的工作模式 2.4 8086CPU的基本总线时序 重点及难点 2.1 8086微处理器的内部结构 8086是Intel系列的16位微处理器，有16根数据线和20根地址线。 时钟频率:5MHZ、8MHZ、10MHZ I/O端口:64KB个(8位)，并且两个编号相邻的端口可以组合成一个16位端口。 1. EU部件 负责指令的执行，包括通用寄存器、专用寄存器、标志寄 存器及运算器（ALU）等部分组成。 (2) 专用寄存器SP、BP、SI、DI 主要用于存放I/O或存储器的端口地址。 （3） 算数逻辑单元ALU 主要是进行算数和逻辑运算的部件 e.g. AB 则：A+B=1 0001 1110 ∴ CF=1（有进位）； PF=1（奇偶校验，运算结果中有偶数个‘1’）； AF=0（辅助进位，低4位向高4位无借位）； ZF=0（运算结果不为‘0’）； SF=0（符号标志，运算结果最高位D7为‘0’）； OF=0（溢出标志，运算结果没超过范围 -128~+127）。 2. BIU部件 负责CPU与外部即存贮器、I/O端口传送信息 。 BIU由四部分组成 ： (1) 四个16位的段地址寄存器： CS 代码段寄存器，定义代码段基址， 该段存放指令代码 DS 数据段寄存器，定义数据段基址 该段存放数据 ES 附加段寄存器，定义附加段基址 同DS类似 SS 堆栈段寄存器，定义堆栈段基址 该段做堆栈区使用 (2) 16位指令指针寄存器IP 。 (3) 20位的地址加法器。 (4) 6字节的指令队列 。 8086的指令执行方式 注意： CS=0000H，IP=1051H， CS=0100H，IP=0051H， 三.8086内存的组织和CPU对存储器的访问 (1) 内存的组织形式 CPU的地址线A0作为偶存储体的片选信号。 BHE作为奇存储体的片选信号。 （3） CPU对数据字的访问 CPU如要访问一个偶地址的数据字 ，那么用D15~D0 16条数据总线可一次访问成功。若要访问一个奇地址的数据字到CPU，需要两次访问才能获得这个数据字。第一次用D15~D8访问奇存储体的低字节，第二次用D7~D0访问偶存储体的高字节。 为了提高对数据字的访问速度，应将数据字的低字节放在偶存储体中，即使数据字的地址码为偶数。这样在存储器中存储的数据字叫对准字。而地址码为奇数的数据字叫未对准字。 2.2~2.3 8086CPU的工作模式和引脚功能 引脚的基本知识 引脚的功能 信号的流向 有效电平 三态能力 引脚的复用 （1）地址线、数据线和状态线 AD15~AD0（双向，三态）：地址/数据分时复用总线 。为低16位地址/数据的复用引脚线。采用分时的多路转换方法来实现对地址线和数据线的复用。在DMA方式时，这些引线被浮空，置为高阻状态。 A19/S6、A18/S5、A17/S4、A16/S3（输出，三态）：地址/状态复用线。 BHE/S7 （输出，三态）：为高8位数据总线允许／状态复用引脚。8086有16根数据线，可以用高8位数据线传送一个字节，也可以用低8位数据线传送一个字节，还可以一次传送一个字， BHE*是用来区分这几类传输的。 INTA（输出）：中断响应信号 。 CPU向外输出的中断响应信号，用于对外部中断源发出的中断请求的响应。 NMI （输入）：非可屏蔽中断请求信号 。 TEST（输入）：测试信号，低电平有效。信号和WAIT指令配合使用。当CPU执行WAIT指令时，CPU处于等待状态，并且每隔5个T对该信号进行一次测试，一旦检测到 TEST信号为低，则结束等待状态，继续执行WAIT指令下面的指令。WAIT指令是使CPU与外部硬件同步的，TEST相当于外部硬件的同步信号。 RESET（输入）：复位信号 ，输入，高电平有效 。 ALE（输出）：地址锁存允许信号 。 ALE下降沿锁存地址。 DT/R（输出，三态）：数据发送/接收控制信号 。在使用8286或74LS245数据收发器的最小模式系统中，用DT/ R来控制数据传送方向。DT/ R为低电平，进行数据接收（CPU读），即收发器把系统数据总线