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SOC设计中多bits数据跨时钟域问题解决 胡昌顺1，2 高嵩1 吴春瑜1张文婧2 （1 辽宁大学，辽宁 沈阳 110036，2 北京宏思电子技术有限责任公司） 摘要：在SOC设计中，随着数字系统复杂性的提高，系统芯片中集成了越来越多的模块，这些模块通常工作在不同的时钟频率下。各控制器或者模块之间进行数据访问时，需要在不同的时钟之间进行稳定的多bits的数据传输。本文从跨时钟域时异步信号带来的亚稳态问题及其造成的影响，提出了针对不同的异步信号传输进行不同的跨时钟设计。 关键词：跨时钟域；亚稳态；同步化；握手信号；FIFO Abstract： In SOC design,digital design are increasingly sophisticated; having multiple clocks driving different circuits and circuits that must reliably communicate with each other.This paper explores the fundamentals of signal synchronization and demonstrates circuits a designer can used to handle signals that cross clock domains.It examines design methodologies for synchronizing single signals and ways of handling groups of signals including data busses that cross clock domains. Key words: Multi-clock domain; Metastability; Synchronization; handshake;FIFO 引言 在现实的数字系统中，单一的时钟构成的系统逻辑非常的少见。一款SOC往往由多个互不关联的时钟逻辑穿插而成，各个时钟之间的胶合逻辑和数据之间的传递是许多系统设计时必须考虑的问题，多bits数据的传输问题尤其突出。在某些设计中，多bits数据的传输甚至影响系统工作频率，如何解决多bits数据的传输变得至关重要。 亚稳态 当在一个时钟下对信号进行采样时，信号变化的快慢直接影响触发器对信号的判断时间，信号变化的越快，触发器花费越多的时间对信号进行判断。当信号变化的速度非常快以至于触发器无法在规定的时间内对信号进行判断采样时（建立时间或者保持时间不满足），将会出现触发器采样的失败，我们称之为这种状态为亚稳态。 图1 亚稳态的出现 当触发器进入亚稳态时，我们无法预测触发器的输出状态，也无法预测触发器何时能够进入一个稳定的状态。在这个状态中，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去，造成亚稳态的传播，使系统发生一系列的错误，甚至引起系统的崩溃。 当在不同的时钟进行数据传递时，由于无法确定输入信号跟接收时钟上升沿之间的时间关系，不能够保证接收触发器的建立-保持时间，极易造成接收端亚稳态的出现。 单bit数据的跨时钟域 触发器进入亚稳态的几率可以用平均无故障时间即触发器采样失败的时间间隔MTBF(Mean Time Between Failures)描述[4]。若MTBF很大,就认为该设计在实际工作中能够正常运行,不会因为亚稳态导致整个设计出现问题。 MTBF=e(Tr/τ)/T0fα 其中Tr为亚稳态最大有效分辨时间。f为触发器的时钟频率。α为异步事件触发频率，即异步输入每秒变化的次数。τ、T0是由触发器的电气特性决定的参数，可用于表征触发器翻转速度的快慢。实践证明，当用两级触发器串联（信号同步器）进行数据采样，即相当于Tr=2/f，MTBF的时间单位是年。由此表明，两级触发器串联已经可以把失效率控制在一个可以接受的范围。以下是同步器的电路实现。 图2 信号同步器电路 信号同步器是所有同步电路的核心。同步化的信号在两个周期之后有效。源时钟过来的信号与目的时钟无关的情况下有可能导致第一级触发器工作在亚稳态，但是此时信号同步器并没有输出，d_out无效。第一级触发器的亚稳态输出没有给后面的逻辑造成影响，当第二个时钟上升沿到来时将判断出的信号传递给第二级触发器，此时第一级触发器的输出仍处于亚稳态的概率将会非常的小，满足一般的电路设计。它的应用范围是 1） 时钟域的时钟频率是源时钟域时钟频率的两倍以上。 2） 目的时钟域的时钟频率小于源时钟域的时钟频率，但是信号的变化频率是目的时钟域的两倍以上。 多bits信号的跨时钟传递 多bits信号在异步时