第3VHDL快速入门.pptVIP

第3章 VHDL快速入门 【学习目标】 通过本章学习应掌握VHDL体系结构、库与程序包、实体部分结构、结构体部分结构； 数据选择器的VHDL描述中的相关语法现象；触发器的VHDL描述中的时钟信号的不同描述方法和相关语法现象。 3.1 VHDL体系结构 3.1.1 VHDL体系结构 相对完整的VHDL设计由以下几个部分组成： （1）库、程序包； （2）实体； （3）结构体； （4）配置。 VHDL程序基本结构如图3.1所示，图中显示了其各自的作用 3.1 VHDL体系结构 3.1 VHDL体系结构 从图3.1中可以看出VHDL程序结构由4个部分组成，这4个部分并不是每一个VHDL程序都必须具备的，其中只有实体和与之对应的结构体是必须的，其余两部分根据实际情况可选择。 3.1 VHDL体系结构 【例3.1】 3.1 VHDL体系结构 【例3.1】 3.1 VHDL体系结构 需要说明的是，以上例子的实体和结构体分别是以“END ENTITY xxx”和“END ARCHITECTURE xxx”语句结尾的，这是符合VHDL的IEEE STD l076-1993版的语法要求的。若根据VHDL’87版本，即IEEE STD l076-1987的语法要求，这两条结尾语句只需写成“END；”或END xxx；”。 3.1 VHDL体系结构 3.1.2 库、程序包 （1）库（Library） 　　 在VHDL设计中，为了提高设计效率以及使设计遵循某些统一的语言标准或数据格式，有必要将有用的信息汇集在一个或几个库中以供调用。主要包括，预先定义好的数据类型，子程序设计单元的集合体（程序包），或预先设计好的各种设计实体等，库的说明总是放在设计单元的最前面。 3.1 VHDL体系结构 库的格式如下： LIBRARY　〈设计库名〉； USE 〈设计库名〉·〈程序包名〉 · ALL；---打开某库 USE语句的使用有两种常用格式： 1）Use库名·程序包名·项目名； 这种方式使用库中某个程序包中某个具体的项目。 2）Use库名.程序包名.ALL； 使用库中某个程序包中所有的项目 3.1 VHDL体系结构 （2）程序包（Package） 在设计实体中定义的数据类型，子程序或数据对象对于其他的设计实体是不同的，为了使已定义的常数，数据类型，元件调用说明以及子程序能被多个VHDL设计实体方便地访问和共享，可以将它们收集在一个VHDL程序包中。 3.1 VHDL体系结构 3.1.3 实体部分 实体(ENTITY)： 实体的格式如下： ENTITY 实体名 IS [GENERIC(常数名：数据类型[:设定值] ) ] ---本书中 均用[ ] 表示可选项； PORT (列出设计的所有输入/输出信号)； END 实体名； 3.1 VHDL体系结构 【例3.1】 3.1 VHDL体系结构 例3.1中计数器的实体对应的原理图符号如图3.2所示。 3.1 VHDL体系结构 类属参量（GENERIC）：是一种端口界面 常数，常用来规定端口的大小、实体中子元 件的数目及实体的定时特性等。 和常数的区别：常数只能从设计实体的内部得到赋值且不能改变，而类属参量的值可由设计实体的 外部提供。此例 中cntwidth宽度为4，也可容易地改变 GENERIC（cntwidth：integer：=8）。 3.1 VHDL体系结构 端口信号名：端口信号名在实体中必须是唯一 的，信号名应是合法的标识符。 端口模式：端门模式有以下几种类型： IN： 规定数据只能通过此端口被读入实体中。 OUT： 规定数据只能通过此端口从实体向外流 出，或者说可以将实体中的数据向此端口 赋值。 3.1 VHDL体系结构 INOUT：输入输出双向端口。可以通过此端口读 入外部的数据信息，也可以向此端口输入信 号。如RAM的数据端口、单片机的I/O口。 BUFFER：缓冲端口，与INOUT区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。如计数器设计，可将计数器输出的计数信号回读，以作下一计数值的初值。与INOUT模式相