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2017-08-21 发布于上海
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gps基带芯片中存储器的可测性设计 design for testability of memory in gps baseband chip.pdf

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gps基带芯片中存储器的可测性设计 design for testability of memory in gps baseband chip

V01．32 第32卷第2期电子器件 No．2 2009年4月 alif瞄持JoI】帅l0fElect埘lDe、，i∞s Apr．2009 for of inGPSBaseband DesigIl Memory Chip Testability wANG HD门聊i咒，GA0yD以g‘，yANG‰n 710048·Chtrt口) (D譬}硷rt打lentofEzcctr。nicEHgtne甜。igtXi’nnUni乞l￡rsnyo，Tcch持0zogy，Xi’dn Abstract：The self_teSt isusedforthe for ofthe in merr卿哕built_intechrlology testabilitymemory锄bedded design GPSbaseband circuitofthe built-inself-testdrcuitis an al— chip．Thecontr01lo酉c men的ry designedby improved The∞esultsindicatethatthe and cOveIIage ofthewholearebothincr删 gorith testing testingefficiency chip drcuit lT】艘：tstheuser’s andthis suocesSfulforthefirsttesL rem|arkably．The perfonn乏mce requirementsdesi星皿is words：basebandfor self I【ey chip；designtestability；built—intest；test coverage EEACC：2570 GPS基带芯片中存储器的可测性设计王红敏，高勇+，杨媛 (西安理工大学电子工程系，西安710048) 摘要：GPs基带芯片中嵌入的存储器采用存储器内建自测试(Memory 利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计，结果表明整个芯片的测试覆盖率和测试效率均得到显著提高，电路性能达到用户要求。设计一次成功。关键词：基带芯片；可测性设计(DFT)；内建自测试(MBIsT)；测试覆盖率中图分类号：TN407 文献标识码：A 文章编号：1∞5-9490(2∞9)02加306_05 随着微电子技术的发展，芯片集成度迅速提高，合工具对RTI。级源代码进行综合，并使用Synop— 使得电路的硬件成本下降，但却使电路的测试难度 sys公司的DFTCompiler(可测试性设计综合工具) 增大，导致测试费用和测试时间的增加[1]。目前，可对电路进行可测性设计，最后利用TetraMAX工具 for 测性设计技术DFT(designtestability)在产品进