复旦大学-数字集成电路设计时序分析和验证教程.docVIP

摘要: 本文介绍了数字集成电路设计中静态时序分析(Static Timing Analysis)和形式验证(Formal Verification)的一般方法和流程.这两项技术提高了时序分析和验证的速度,在一定程度上缩短了数字电路设计的周期.本文使用Synopsys公司的PrimeTime进行静态时序分析,用Formality进行形式验证.由于它们都是基于Tcl(Tool Command Language)的工具,本文对Tcl也作了简单的介绍. 关键词: 静态时序分析 形式验证 PrimeTime Formality Tcl 目 录 第一章 绪论 ………………………………(1) 1.1 静态时序分析 1.2 时序验证技术 第二章 PrimeTime简介 ………………………………(3) 2.1 PrimeTime的特点和功能 2.2 PrimeTime进行时序分析的流程 2.3 静态时序分析中所使用的例子 2.4 PrimeTime的用户界面 第三章 Tcl与pt_shell的使用 ………………………………(6) 3.1 Tcl中的变量 3.2 命令的嵌套 3.3 文本的引用 3.4 PrimeTime中的对象 3.4.1 对象的概念 3.4.2 在PrimeTime中使用对象 3.4.3 针对collection的操作 3.5 属性 3.6 查看命令 第四章 静态时序分析前的准备工作 ………………………………(12) 4.1 编译时序模型 4.1.1 编译Stamp Model 4.1.2 编译快速时序模型 4.2 设置查找路径和链接路径 4.3 读入设计文件 4.4 链接 4.5 设置操作条件和线上负载 4.6 设置基本的时序约束 4.6.1 对有关时钟的参数进行设置 4.6.2 设置时钟-门校验 4.6.3 查看对该设计所作的设置 4.7 检查所设置的约束以及该设计的结构 第五章 静态时序分析 ………………………………(18) 5.1 设置端口延迟并检验时序 5.2 保存以上的设置 5.3 基本分析 5.4 生成path timing report 5.5 设置时序中的例外 5.6 再次进行分析 第六章 Formality简介 ………………………………(22) 6.1 Formality的基本特点 6.2 Formality在数字设计过程中的应用 6.3 Formality的功能 6.4 验证流程 第七章 形式验证 ………………………………(27) 7.1 fm_shell命令 7.2 一些基本概念 7.2.1 Reference Design和Implementation Design 7.2.2 container 7.3 读入共享技术库 7.4 设置Reference Design 7.5 设置Implementation Design 7.6 保存及恢复所作的设置 7.7 验证 第八章 对验证失败的设计进行Debug ………………………………(32) 8.1 查看不匹配点的详细信息 8.2 诊断程序 8.3 逻辑锥 8.3.1 逻辑锥的概念 8.3.2 查看不匹配点的逻辑锥 8.3.3 使用逻辑锥来Debug 8.3.4 通过逻辑值来分析 我们知道,集成电路已经进入到了VLSI和ULSI的时代,电路的规模迅速上升 到了几十万门以至几百万门.而IC设计人员的设计能力则只是一个线性增长的曲 线,远远跟不上按照摩尔定律上升的电路规模和复杂度的要求.这促使了新的设计 方法和高性能的EDA软件的不断发展. Synopsys公司的董事长兼首席执行官Aart de Geus曾经提到,对于现在的IC 设计公司来说,面临着三个最大的问题:一是设计中的时序问题;二是验证时间太 长;三是如何吸引并留住出色的设计工程师.他的话从一个侧面表明了,随着IC 设计的规模和复杂度的不断增加,随着数百万系统门的设计变得越来越普遍,时序 分析和设计验证方面的问题正日益成为限制IC设计人员的瓶颈. 对于这些问题,设计者们提出的策略有:创建物理综合技术,开发更快更方便 的仿真器,使用静态时序分析和形式验证技术,推动IP的设计和应用等等.本文 将着重于探讨其中的静态时序分析和形式验证两项技术,在集成电路设计日益繁复 的背景下,它们为IC产品更快更成功地面对市场提供了可能. §1.1 静态时序分析 一般来说,要分析或检验一个电路设计的时序方面的特征有两种主要手段:动 态时序仿真(Dynamic Timing Simulation)和静态时序分析(Static Timing Ana -lysis). 动态时序仿真