高速电路设计中,走线的等长关键信号的阻抗控制差分走线的设置--infohunter.doc

摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。 关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制 引 言 随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。 2 硬件平台 2.1 主要芯片 本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的 ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。 主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。 2.2 系统主体结构 由图2可见，系统以微处理器EP9315为核心，具有完备的外设接口功能，同时控制工程检测仪。IDE/CF卡接口为工程检测数据提供大容量移动存储设备；扩展32M的SDRAM作为外部数据存储空间；3个主动USB接口支持USB键盘鼠标；LCD接口支持STN/TFT液晶和触摸屏，为用户提供友好的交互界面；1/10/100 Mbps以太网为调试操作系统时下载内核及工程检测时远程监控提供途径；面板按键为工程人员野外作业无法使用键盘鼠标时提供人机交互接口。 EP9315在操作系统下主频达到200M,总线频率100M,外设时钟为50M,数据线和地址线的布线密度大，速度高，网络部分对差分线和微带线控制有特殊要求，以往使用Protel设计主要依照经验进行PCB布局布线，显然这种方法无法满足当前的高速电路设计。CADENCE公司作为EDA领域最大的公司之一，其PCB设计工具性能上的优势在高速电路设计中越来越明显，故笔者使用CADENCE公司的PCB设计布局软件Allegro完成高速电路设计。 3设计实现 3.1 SDRAM的布线规则 该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下，最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求： 1．??????????SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰，走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线，误差允许在20mil以内。 2． 地址、片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil，尽量走成菊花链拓补，可有效控制高次谐波干扰，可比时钟线长，但不能短。 3． SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。?? 根据布线要求，在Allegro中设置不同的约束： 针对线宽设置3个约束SDRAM_CLK,SDRAM_ADDDR,SDRAM_DATA,设置完约束后将约束添加到对应的net上，使得各个net都具有线宽、线距约束属性，最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的，因为EP9315为BGA封装，pin间距1.27毫米,显然在CPU内部，线宽线距无法达到上述要求，利用