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2017-08-20 发布于江西
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万年历quartus仿真

秒模块（ 60 进制计数器） library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY miao IS PORT(chu,CLK:IN STD_LOGIC; CQ1,CQ2:OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT:OUT STD_LOGIC); END miao; ARCHITECTURE behav OF miao IS signal Q1,Q2: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(chu,CLK) BEGIN if chu=1 then Q1=0000;Q2=0000; ELSIF CLKEVENT AND CLK=1 THEN Q1=Q1+1; IF Q1=9 THEN Q1=0000;Q2=Q2+1; END IF; IF Q2=5 AND Q1=9 THEN Q1=0000;Q2=0000;COUT=1; ELSE COUT=0; END IF; END IF; CQ1=Q1;CQ2=Q2; END PROCESS; END; 分模块（ 60 进制计数器） library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fen IS PORT(chu,CLK:IN STD_LOGIC; S1,S2:IN STD_LOGIC_VECTOR (3 DOWNTO 0); CQ1,CQ2:OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT:OUT STD_LOGIC); END fen; ARCHITECTURE behav OF fen IS signal Q1,Q2: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(chu,CLK) BEGIN if chu=1 then Q1=S1;Q2=S2; ELSIF CLKEVENT AND CLK=1 THEN Q1=Q1+1; IF Q1=9 THEN Q1=0000;Q2=Q2+1; END IF; IF Q2=5 AND Q1=9 THEN Q1=0000;Q2=0000;COUT=1; ELSE COUT=0; END IF; END IF; CQ1=Q1;CQ2=Q2; END PROCESS; END; 时模块（ 24 进制计数器） library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY shi IS PORT(chu,CLK:IN STD_LOGIC; S1,S2:IN STD_LOGIC_VECTOR (3 DOWNTO 0); CQ1,CQ2:OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT:OUT STD_LOGIC); END shi; ARCHITECTURE behav OF shi IS signal Q1,Q2: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(chu,CLK) BEGIN if chu=1 then Q1=S1;Q2=S2; ELSIF CLKEVENT AND CLK=1 THEN Q1=Q1+1; IF Q1=9 THEN Q1=0000;Q2=Q2+1; END IF; IF Q2=2 AND Q1=3 THEN Q1=0000;Q2=0000;COUT=1; ELSE COUT=0; END IF; END IF; CQ1=Q1;CQ2=Q2; END PROCESS; END; 日模块（ 31 进制计数器） Entity ri is Port( chu,clk : in std_logic; a,b : in std_logic;