基于Verilog HDL异步FIFO设计和实现.docVIP

基于 HYPERLINK /FPGA_DSP/admin/javascript:; \t _self Verilog HYPERLINK /FPGA_DSP/admin/javascript:; \t _self HDL的异步 HYPERLINK /FPGA_DSP/admin/javascript:; \t _self FIFO HYPERLINK /FPGA_DSP/admin/javascript:; \t _self 设计与实现 HYPERLINK /blog/html/11/317611-13712.html \l xspace-itemform 在现代 HYPERLINK /news/listbylabel/label/IC IC设计中，特别是在模块与外围 HYPERLINK /FPGA_DSP/admin/javascript:; \t _self 芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使 HYPERLINK /FPGA_DSP/admin/javascript:; \t _self 系统重复地进入亚稳定状态[1]。在有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合， HYPERLINK /news/listbylab