eda与vhdl语言2008最终试卷a电子信息.docVIP

题号 一 二 三 四 五 六 七 八 九 十 总分 分值 20 10 40 30 100 得分 A 考试科目 EDA技术与VHDL语言考试2008 － 2009 学年第 二 学期 适用专业 年 级 电一、选择题（在每个小题四个备选答案中选出一个正确答案，填在下面的表格中中）（本大题共10小题，每小题2分，总计20分） 1 2 3 4 5 6 7 8 9 10 1．_________A A．信号用于作为进程中局部数据存储单元 B．变量的赋值是立即完成的 C．信号在整个结构体内的任何地方都能适用 D．变量和信号的赋值符号不一样 2．ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); END ___B___________; A. counter23 B. counter C. work3．ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); . ARCHITECTURE a OF __B______ IS A. counter23 B. counter C. work D. STD_LOGIC 4．A.器件外部特性； B.器件的综合约束； C.器件外部特性与内部功能； D.器件的内部功能。 5．_______B A．10#128# B．16#E#E1 C．74HC124 D．X_16 6．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：_________ A. if clkevent and clk = 1 then B. if clkstable and not clk = 1 then C. if rising_edge(clk) then D. if not clkstable and clk = 1 then 7．不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 8．下列关于并行和顺序语句的说法中，错误的是_________ A. 顺序语句的书写过程与执行过程基本一致。 B. IF语句属于顺序语句。 C. 块语句属于顺序语句。 D. 并行语句中的各语句之间可有信息往来，也可以互相独立、互不相关。 9．A. 2#1111_1110# B.8#276# C.10#170# D. 16#E#E1 10．以下对于进程PROCESS的说法，正确的是：_______ A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能 C. 进程语句本身是并行语句 D. 一个进程可以同时描述多个时钟信号的同步时序逻辑 二、填空题（本大题共个空，每空分，总计分）15、在VHDL语言中，以下符号表示的XOR指的是 运算，运算符AND指的是 运算。 、本大题共小题，每分总计分） 16、 17、下面程序是CONV_INTEGER（）完成的3-8译码器的设计程序，试补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0); output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END decoder3to8; ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS (input) BEGIN output = (OTHERS = 0); output(CONV_INTEGER(input)) = 1; END PROCESS; END behave; 18．仔细阅读一下代码，并在相应位置填写注释。 PROCEDURE comp ( a, r : IN REAL;