VHDL课程设计----四路抢答器.docVIP

考试序列号 课 程 设 计 课程名称 FPGA课程设计 题目名称 四路抢答器 学生学院 物理与光电工程学院 专业班级 电子科学与技术10（1）班 学 号 3110008572 学生姓名 黄灿群____ 联系方式 指导教师__ 罗俊丰 2012年12月8日 设计思想 本设计为一个四路抢答器，其中输入输出端是复位信号CLR，全局时钟CLK1HZ，模块时钟CLK2，模块使能端EN，四路输入信号A、B、C、D，加分健ADD，减分健SUB，还有五路输出信号A1、B1、C1、D1、E1，以及八个数码管NUMG、NUMW、QA、QB、J1、J2、J3、J4分别用于计时，计分，显示抢答者，犯规者。本四路抢答器具有能显示超前抢答台号并显示犯规警报,抢答开始后20s倒计时，20s倒计时后无人抢答显示超时警报。当有一路抢答按键被按下，该路抢答信号将其余各路抢答信号封锁，同时蜂鸣器响起，直到该路按键松开，显示牌显示该路抢答台号。主持人可以给犯规和答错者扣分,给答对者加分,预先给每台5分,以后每次扣1分或者给1分。 二、设计框图 CLR CLK EN CLK2 A B C D EN CLR 开始抢答 抢答者 模块介绍 1、抢答器模块（QDJB） 抢答为四路分别是A、B、C、D，理论上有16种可能情况，但由于芯片反应速度快，基本不会出现多路同时响应，所以实际上只有4种可能情况。当使能端EN为高电平时方可抢答，有抢答时，SOUND蜂鸣器会响应，同时锁定该时刻四种状态，并显示抢答者或犯规者。 2、计时器（JSQ） 该计时器具有20秒倒计时， QB是十位，QA是个位，E1为显示时间到，将会出现闪烁，当复位信号为高电平时数码管为20，使能端EN为高电平时开始倒计时。CLK2是本模块时钟，用于使E1闪烁。 3、计分器（JFQ） 计分器中ABCD仍为四路抢答输入信号，ADD，SUB是实现加分减分功能，当ADD与SUB同为高电平时计分回到初始值5，当时钟CLK上升沿到来时若A为高电平且ADD为高电平时，J1的值加1，若A为高电平且SUB为高电平时，J1的值减1；以此类推，J1到J4分别时ABCD的对应计分器。 4、总体组合模块（QDQ） 仿真图 抢答模块仿真图 计时模块仿真图 计分模块仿真图 五、抢答器程序 1、顶层程序文件 LIBRARY IEEE; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDQ IS PORT(CLK1HZ,CLK2: IN STD_LOGIC; CLR: IN STD_LOGIC; EN: IN STD_LOGIC; A,B,C,D: IN STD_LOGIC; ADD: IN STD_LOGIC; SUB: IN STD_LOGIC; A1,B1,C1,D1,E1: OUT STD_LOGIC; SOUND: OUT STD_LOGIC; QA,QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--一下均为接数码管的输出 NUMW,NUMG: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); J1,J2,J3,J4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --所有输入输出口 END QDQ; ARCHITECTURE ART OF QDQ IS --调用QDJB,