循环码编解码器设计.docVIP

VHDL语言的循环码编译码器设计 1．参考资料 字通信》 第二版 第7章 第4节 循环码 （循环码原理） 《通信原理》 第六版 第11章 第6节 循环码（循环码原理 循环码的编解码 方法） 《EDA技术与应用》 第三版 第7章 第1节 组合逻辑电路设计应用（编码器设计 译码器设计） /wlkc/course/180002088-1/203-03.htm（网上资料） 2．设计原理 2.1编码器的设VHDL 是一种行为描述语言，其编程结构类似于计算机中的 C 语言，在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。在本设计中，应用 VHDL 语言，在 Altera 公司的 Quartus II 7.2 软件环境下，按照自顶而下的设计方法，对编译码器进行设计仿真。根据给定的 (n,k) 值选定生成多项式 g (x)，即从 xn+1 的因子中选一个 (n-k） 次多项式作为，假设给定信息码组为 m (x)= (mk-1,mk-2...m0)，其次数小于 k，则 xn-km (x) 的次数必定小于n。用 g (x) 除 xn-km (x)，得到余式 r (x)，r (x) 的次数必定小于 g (x) 的次数，即小于 (n-k)。将此余式 r (x) 加于信息位之后作为监督位，即 r (x) 和 xn-km (x) 相加，得到多项式必定是一个码组多项式。因为它必定能被 g (x) 整除，且商的次数不大于 (k-1)。 根据以上原理，循环码的编码步骤可以归纳如下：（1） 用 xn-k 乘信息码 m (x)，这一运算实际上是在信息码后附加上 (n-k) 个“0”。 2） 用 g (x) 除 xn-km (x)，得到商 Q (X)(3) 编出的码组 T (x) =xn-km (x) +r (x)。由此可见，编码的核心是如何确定余式 r (x)，找到 r (x)后，可直接将其所代表的编码位附加到信息位之后，完成编码。编码电路可采用 （n-k） 级反馈移位寄存器和异或门 （模2 加） 组成的除法电路实现。 码器的设接收端译码的要求有两个：检错和纠错。 （1） 检错若接收码组 R (x) 与发送码组相同，即 R (x) =T (x)，则R (x) 必定能被 g (x) 整除；若在传输中发生错误，即 R (x)≠T (x)，则 R (x) 被 g (x) 除时可能除不尽而有余项，从而发生错误。因此，可以以余项是否为零来判断接收码组中有无错误。但是，有错码的接收码组也有可能被 g (x) 整除，这时的错码就不能检出。这种错误称为不可检错误，其误码必定超过了此编码的检错能力。 （2） 纠错 为了能够纠错，要求每个可纠正的错误图样必须与一个特定余式有一一对应关系。只有存在上述一一对应的关系时，才可能从上述余式唯一地决定错误图样，从而纠正错码。以下是为纠错而设计的。由于 （7，4） 循环码的最小码距为 d0=3，由 d0≥2t+1 得，此循环码只能纠正一个错码。当经过信道传输后发生错误时，接收码组多项式 R (x) 不再是的倍式其中 S (x) 是 R (x) 除以 g (x) 后的余式，是不大于 r-1次的码组多项式，称为伴随多项式或校正子多项式。时接收码组多项式 可表示为发送码组多项式 T (x) 与差错多项式 E (x) 之和，即：R (x) =T (x) +E (x)综合以上式子，我们由 就可进一步确定 E (x)：S (x) =rem ［T (x) +E (x) ］ =rem ［E (x) ］ g (x) g (x) 对于一个 S (x)，E (x) 可能有多种形式。由 S (x) 确定 E(x) 时同样使用最大似然比准则。对最小码重的差错多项式 E(x)，由上式求出对应的伴随多项式 S (x)，将 E (x) 与 S (x) 的对应关系列成译码表。当收到任一码组 R (x) 后，利用 S (x)=rem ［R (x) /g (x)］ 求出 S (x)，对照译码表找到 E (x)，再用R (x) =T (x) +E (x) 求 T (x)，即 T (x) =R (x) +E (x) 为已经纠错的原发送码组。纠错完毕之后，只需要取纠错后的前四位，即为所译码元。而在实际电路设计过程中，由于二进制只有 0 与 1 两种状态，知道错误位置后，可以直接对该位置的码元取反即可综上所述，纠错的步骤如下： 把 接 收 码 组 R ( x) 送 入 除 法 电 路 ， 得 到 余 数D1D2D3 即为伴随矩阵 S (x)由典型生成矩阵 G 和典型监督矩阵 HT 之间的关系可进一步求得，再由