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2017-08-21 发布于上海
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第29卷第3期电子器件 VoI．29NO．3 2006年9月 Q酶J“0fEImn晒 S印．2006 Net、)lro咄觚dA职aofthe Power G灯fieM5 Optimizati蚰of sySt锄alip W．ANG J埘，LUO工以n (№f咖￡m把s”￡唧D曙妇衲gQ帕圹盯＆m犯”L妊t哪吐y，№可柳210096·(剐眦) felativeto Abst哺ct：WhenSoC era，thechip蝴ismuch the designgoesinto工)eep-Submicrometer product cost．Astheareaof increases，thecostof becomesrrmre andtllesuc— chip chip眦nufacturirlgexpensive rate of cessful reduces．Thusthearea isoneofthemostcriti∞lchl— chiprnanufacturing decreasing chip t0 IC introducesusethe thebackend article howto Astr0(bacl【endt001 l即ge designers．This designpr0一 vided dothe of areaandpowernetworkoIme Garfleld5．n byS”opsys)toopti血zationchip systemchip achievesthe125MHzat ar鲍、Iirithin5．Omm×5．Orr吼 case，and typical chip network Keywords：placement；area；powerring；power EEAOC：2220 Garfield 5微处理器芯片的电源网络和面积优化汪瑶，罗岚 (东南大学国家专用集成电路系统工程技术研究中心，南京210096) 摘要：深亚微米的集成电路设计中，芯片的面积与成本是紧密相连的。随着芯片的面积增大，其制造成本不断增加。但芯片成品率却急剧下降。因此在后端版图设计中．设计人员的目标之一就是应尽可能减小芯片的面积。本文介绍了Ga曲dd5 行设计和优化。并成功实现典型情况下的125MHz时钟频率、5．0蚴×5．O咖以内的芯片面积。关键词：布局；面积；电源环；电源网络中图分类号：州43 文献标识码：A 文章编号：1005-94如(20嘶)∞-o贷l_03 本文介绍了Garfield5(由东南大学设计的内嵌A720T处理器内核和16bit定点高性能DsP双核系统芯片，它是面向中低端PDA等消