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确定性抖动仿真分析与测量 李荔 Agilent Eesof 抖动一直是困扰高速数字电路设计研发人员的问题，随着数据传输率的不断提升，抖动的分析对于系统设计与验证越来越重要。安捷伦 科技不仅提供了目前业界可信度最高的抖动分析仪表DCA-J(86100C)，而且也提供了功能强大的ADS 仿真分析手段。本文介绍了基于ADS 的数据相关性抖动(DDJ)预计模块，进行快速准确的仿真验证分析过程。通过和实际测量结果的对比，我们验证了ADS 仿真分析可以得出 和实际测试非常一致的结果。 简介 数字信号系统中的抖动是指在一个波形判决过程中，实际判决时刻相对于最佳判决时刻的偏差。由于该偏差可能造成错误判决（0 判决 成 1 或 1 判决成0 ）而直接影响到系统的误码率，即系统的数据传输性能与可靠性，从而成为数字设计的关键指标之一。抖动的产生与 版图、电路及系统的设计与实现都有一定的关系。 随着数据传输率的不断提升，抖动的分析对于系统设计与验证越来越重要。安捷伦科技提供了目前业界可信度最高的抖动分析仪表 DCA-J(86100C) ，利用重复采样技术可以提供高达80GHz 的数据带宽，为大多数实际产品或样机的抖动分析提供了快速而准确的测量工 具[3]。然而对于一个尚未实现的设计而言，如何在更大投入之前进行早期验证来避免设计失误带来的损失，是设计者关心的一个重要问 题。 仿真通常被设计者采用来对设计进行一定的验证。然而抖动的仿真通常会面临以下几个问题：仿真时间的跨度需要足够长来达到一个平 稳的状态；仿真时间的步长需要足够短来达到一定的仿真精度；对不同精度层次模型的支持以及与测量比较的能力。 举例而言，一个误码率要求为10e-12 的2Gbps 数字传输系统，通常会要求传输10e13 个比特才能有90%置信度的该量级误码率判断。而 可能小到ps(10e-12 秒)量级的抖动要求仿真步长也在ps 量级或更小。以一个实际的上述场景为例（数字源，IO 电路行为模型，测量得 到的信道S 参数），仿真100 个比特在 1.5G 内存2GHz 处理器的电脑上需要大约1 分钟左右，仿真 10e13 个比特需要 10e11 分钟，即大 约190000 年。 实际分析流程中，往往采用一些近似和分解的方法，如随机高斯分布特性的假设以及确定性(DJ)与随机性抖动(RJ)的分解。其中，随机性 抖动被认为来自于器件的热噪声、1/f 噪声以及闪烁噪声等，而确定性抖动来自于阻抗匹配不佳带来的符号间干扰(ISI)或信号串扰等。对 于抖动控制的思路通常主要从减少确定性抖动入手，其中数据相关性抖动为主要考虑对象；再考虑随机抖动的优化。 基于ADS 的数据相关性抖动(DDJ)预计模块，为设计者提供了一个方便而快速的仿真验证环境。基于数据相关性抖动形成的机制，该模 块提供特定的激励模式来将整个仿真所需时长限制在最短范围，并计算出DDJ 的各分量：占空比失真（DCD ）与符号间干扰（ISI ），并 可计算传输飞行时间(Flight time)与每个比特上所对应的抖动分量。该仿真模块与DCA-J 的比对结果表现出很好的一致性。 数据相关性抖动介绍 根据抖动形成的不同机制，通常会有如下的分类： 数据相关 数据非相关 整体抖动 (TJ) 确定性抖动 随机抖动 (DJ) (RJ) 数据相关抖动 (DDJ) 周期抖动 (PJ) 符号间干扰 占空比失真 (ISI) (DCD) 图1 抖动的分类示意图 其中数据相关性抖动为确定性抖动。因为在有限带宽下的波形传输将会在本次采样点位置之后还有残余影响