第5章verilog设计初步.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * 3.变量的取值范围： 变量可能有很多位，每一位的取值范围如下： 0：低电平、逻辑0或逻辑非 1：高电平、逻辑1或“真” X: 不确定的逻辑状态 Z: 高阻态 5.6 数据类型-变量 数据类型 (Data Type) 3.分类 Verilog变量 Net型变量 variable型变量 wire tri supply0 supply1 -可综合 wor trior wand triand tri0 tri1 trireg 不可综合 reg interger- 可综合 real time -不可综合 net型 1.定义 Net型变量相当于硬件电路中的结构实体（如门电路）之间的物理连接。 2.特性 1）输出的值紧跟输入值的变化而变化。 2） Net型变量不能存储数据，而且它必须受到驱动器的驱动。 如果没有被驱动，其值为高阻态z； 3. Net型数据的驱动方式 1）由实例元器件输出信号驱动； wire a,b,c； and(c,a,b); a b c 2）持续赋值语句assign对其进行赋值。 wire a,b,c； assign c=ab; 也就是说可以将net型变量等效为连接电路的导线。一个完整的连接（两个信号点之间的互联），同需要两根线，即两个变量。这两个变量的对接可以用assign或门电路调用的方法来完成。 这里可以提出一个问题，就是从软件的变量到实体的器件和连线的转换，是谁做的？综合器和适配器。 这里的2,3条都可以结合着上面的图来讲 要解释一下，这里的输入，指的是驱动net型变量的电路的输入。 wire型 1. wire型变量的定义格式 wire 数据名1，数据名2，……数据名n； 例如： wire a,b； //定义了两个wire型变量a和b wire[7:0] databus； //databus的宽度是8位 2. wire型变量的使用规则 1) 可以用作任何方程式的输入； 2）只能作为实例元器件或assign语句的输出； 3）没有明确指定类型的变量，都默认为wire型； 4） wire型变量没有被驱动，其值默认为高阻态-z； tri型 综合器对于wire型变量和tri型变量的处理完全相同，将信号定义为tri型是为了增加程序的可读性。 问题1： 如何实现增加程序可读性的问题？ 问题2： 为何及如何实现三态驱动？ Variable型 1.定义 variable型变量就是在过程语句（initial、always）中被赋值的信号。 2.特性 variable型变量并不意味着一定对应着硬件上的一个触发器或寄存器等存储元件，在综合器进行综合时，variable型变量会根据具体情况来确定是映射成连线还是映射为触发器或寄存器。 reg型变量 1.定义格式 reg型变量是最常用的一种variable型变量。定义格式如下： reg 数据名1，数据名2，……数据名n； 例: reg a,b； //定义了两个reg型变量a，b reg[7:0] qout; //定义qout为8位宽的reg型向量 2. reg型变量的使用规则 1）只能在过程语句（initial、always）中被赋值； 2）如果reg型变量没有作为输出被驱动，其值被默认为不定 值x; 3) reg型变量所对应的硬件结构，可能是连线，也可能是寄存 器或锁存器等存储单元。具体由综合器根据代码的实际情况 决定。 wire型如果不被驱动，默认值为Z; integer型变量 1.数据类型 32位带符号整形变量； 只能在过程语句中（initial、always