.Verilog 硬件描述语言实例1.pdf

第10章Verilog 硬件描述语言实例 10.1 引言 Verilog HDL描述逻辑电路时常用3种描述方式，分别 为：行为型描述、数据流型描述和结构型描述。 行为型描述只描述行为特征，不涉及逻辑电路的实现， 是一种高级语言描述方式，具有很强的通用性和有效性； 数据流型描述指通过assign连续赋值实现组合逻辑功能的 描述方式；结构型描述指描述实体连接的结构方式，所谓 实体一般指Verilog语言已定义的基元，也就是说结构型描 述指利用Verilog语言已定义的基元描述逻辑电路的描述方 式。 行为型描述语句更简练，有可能不被综合；结构型描 述语句通常容易被综合，但语句显得复杂。在实际开发中 往往结合使用多种描述方法。 10.2 2选1数据选择器 2选1数据选择器可以有多种描述方式，通过4个实例和 3种描述方式对例子中出现的语法现象进行解释。 10.2.1 2选1数据选择器的行为型描述方式； 10.2.2 2选1数据选择器的数据流型描述方式； 10.2.3 2选1数据选择器的行为型描述方式； 10.2.4 2选1数据选择器的结构型描述方式； 10.2.1 2选1数据选择器实例1 //例10.2.1 module Mux21 (a,b,s,y); //1 input a,b; input s; output y; assign y = (s==0)? a : b; //2 endmodule //3 10.2.1 2选1数据选择器实例1 1. Verilog语言描述 //例10.2.1 module Mux21 (a,b,s,y); //1 input a,b; input s; output y; assign y = (s==0)? a : b; //2 endmodule //3 2. 程序说明 (1) 注释行 (2) 模块定义语句module和endmodule 所有的程序都置于模块（module ）框架结构内。模块 是Verilog最基本的构成单元。一个模块可以是一个元件或 者一个设计单元。 module 模块名 （端口列表） a mux 21 申明 y 功能描述 b endmodule s 该模块共包括四个端口：输入端口a，b ，s和输出端口y 。 它定义的是二选一数据选择器。 Verilog 端口类型只有input （输入），output （输出），inout （双向端口）三种，端口类型申明描述了端口的信号传输方向。 图10.2.2 Verilog 端口类型 (3) 连续赋值语句assign “assign y = (s= =0)? a : b;”为一条连续赋值语句。连 续赋值语句assign能够给网表变量赋值。只要等号右边的 表达式值发生变化，这种赋值行为就会立刻发生。连续赋 值语句能模拟组合逻辑电路。 (4) 条件操作符“?” s==0?a:b为一条件表达式。式中条件操作符“?”为三 目操作符，由两个操作符隔离三个操作数构成，语法格式 如下： 表达式1? 表达式2: 表达式3 执行操作时，首先会计算表达式1的值，如果表达式1 的值为1，那么将计算表达式2 的值，做为条件表达式的最 后结果；如果表达式1的值为0 ，则计算表达式3 的值，并 做为条件表达式最后的结果。 仿