65nm工艺下基于pci express2.0协议的物理编码子层设计 an efficient physical coding sublayer for pci express2.0 in 65nm cmos.pdfVIP

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2017-08-25 发布于上海
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65nm工艺下基于pci express2.0协议的物理编码子层设计 an efficient physical coding sublayer for pci express2.0 in 65nm cmos.pdf

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65nm工艺下基于pci express2.0协议的物理编码子层设计 an efficient physical coding sublayer for pci express2.0 in 65nm cmos

[ 巾国集成电路设计 China Circuit Integrated 65nm工艺下基于PCI 协议的物理编码子层设计★ 刘奇浩-，一，翁惠辉1，张锋2，赵建中2，吕俊盛2，李优2 院，湖北荆州，34023： (1．长江大学电子信息学 2．中国科学院微电子研究所，北京，100029) 摘要：设计了一种应用于PCIExpress2．0协议的物理编码子层，可以与物理媒介连接子层共同构成独立的物理层芯片。本文从面积与功耗方面对8b10b编解码的两种实现方法进行比较；并设计了复位控制器、 65nm 头字符检测电路、时钟补偿弹性缓冲器、内建自测试等电路。全部电路在SMIC CMOS工艺下综合，ss mw。工艺角、工作频率500MHz条件下芯片面积为5500um2，动态功耗为2．74 关键词：PCIExpress2．O；物理编码子层；8b10b编解码；弹性缓冲器 An Efficient PhysicalCodingSublayer forPCI in65nmCMOS Express2．0 LIU You2 Hui—huil，ZHANGFen92，ZHAOJian-zhon92，LVJun-shen92，LI Qi—haou，WENG ofElectronicand 434020，China； (1．Institute Information，YangtzeUniversity，Jingzhou 2．Instituteof of 1 Microelectronics，Chinese 00029，China) AcademySciences，Beijing et*cient at500MHzhasbeen basedon65nmCMOS Abstract：An PhysicalCodingSublayeroperating implemented forPCI was intoPHYwith mediaattachment methodsof 2．0，which process Express integrated physical layer．Two 8b10beodecwere inareaand resetcontrollerfor compared dynamicpowerconsumption．A bufferforclock andbuilt—in—self_testcircuitwere circuitwas atthe compensation employ