2011第5章_半导体存储器.pptVIP

译码器真值表 G1 G2A G2B C B A 输出 1 0 0 0 0 0 Y0=0 ；其余均为1 1 0 0 0 0 1 Y1=0 ；其余均为1 1 0 0 0 1 0 Y2=0 ；其余均为1 1 0 0 0 1 1 Y3=0 ；其余均为1 1 0 0 1 0 0 Y4=0 ；其余均为1 1 0 0 1 0 1 Y5=0 ；其余均为1 1 0 0 1 1 0 Y6=0 ；其余均为1 1 0 0 1 1 1 Y7=0 ；其余均为1 其他值 均输出全1 全地址译码 除片内必须的地址线之外，用剩余全部的高位地址信号作为译码信号，通过38译码器译码；并由38译码器输出片选信号，连接各存储芯片 特点：地址不重叠 存储器 芯片 低位线 高位线 全部地址线 片选信号 译 码 器 全地址译码例5-7 全地址译码例 单片2764（8K×8 位，EPROM；片内需要13条地址线）在高位地址A19~A13=1110 000时被选中，因此其拥有唯一地址范围为： 1110 0000 0000 0000 0000 ----1110 0001 1111 1111 1111 即：0E0000H~0E1FFFH 部分地址译码 除片内必须的地址线之外，用多余地址线的一部分加到译码器，用译码器的输出，控制存储芯片的片选端 由于还有一部分地址线没有参加寻址，这些地址线的信号值可以是任意的；结果就使得每个芯片的地址区不是唯一的，存在着地址的重叠区 部分地址译码例5-8 ● 本例采用部分译码对2个2764芯片（8K×8位）进行寻址 ● 地址总线的A12～A0与芯片的地址线对应相连，在译码器的输入端，未使用高位地址线A19、A16，可以任意选择0或1 ● 所以，每个芯片将同时具有22=4个可用且不同的地址范围 部分地址译码例5-8 假设将未用的地址A19取值为1，A16取值为0。可以计算确定这2片2764所构成的存储地址空间范围分别为： 1#：10000H～11FFFH 2#：14000H～15FFFH 存储器地址的规划问题 规划存储器地址的分配时，注意： 对于8086CPU存储器地址和外设地址可以分开考虑。但对有些CPU，必须将存储器和外设的地址统一考虑 8086的低端存储区(00000H~003FFH)是用作中断向量表，不能用作一般的数据存储区 8086的高端(FFFF0H)是复位后的程序入口，使用时必须要注意 芯片与CPU的信号连接总结 地址总线的连接 CPU地址总线的低位，连接芯片引脚 CPU地址总线的高位连接译码器，实现片选 数据总线的连接 位扩充时；各片分别连接到数据总线 字扩充时，各片数据线连接后再接总线 控制总线的连接 8088/8086CPU有关的控制信号，分别连接对应的芯片引脚 内存容量：32K×8 （ 8片2732；4KB ×8；片内地址线12条） 寻址范围：0F8000H～0FFFFFH Y0 Y7 8088与EPROM（2732）的连接示意图 READY 微机中存储系统设计问题 微机系统中存储系统的设计将涉及以下的主要问题 确定主存储器的结构；基本依据是外部数据总线的位数(即数据总线的宽度)；主存储器的结构可以一般分为：单存储体结构(适用于8位的数据总线)、双存储体结构(适用于16位的数据总线)和四存储体结构(适用于32位的数据总线) 规划分配只读存储器ROM的容量和随机存储器RAM的容量，并选择相应的存储芯片；分别确定ROM和RAM的容量 存储系统设计 存储器芯片与系统总线的连接方式；各存储芯片与系统的数据总线、地址总线和控制总线的连接方式 CPU总线的负载能力；CPU的总线负载能力是有限的，对于较小系统，芯片可与CPU直接连接；对于较大系统，应增加驱动电路或设置缓冲组件，提高CPU的负载能力 多级存储器体系 如何规划和组织一个微机系统的存储体系？ 通常采用“多级存储器体系”(而非单一的存储形式) 由两种以上的速度、价格、容量各异的存储器组成 由专门的软件、硬件进行辅助管理 采用多级存储器结构的原因 考虑和兼顾的因素为 速度 容量 成本 主存储选用动态随机存储器DRAM 辅存储选用磁盘 利用虚拟内存技术解决主存储容量与成本价格的矛盾问题 硬件软件辅助管理 选用SRAM作为高速缓存Cache CPU 在CPU与主存之间增加Cache，解决速度匹配问题 先将即将执行的程序和数据复制到Cache中；CPU将首先到Cache中读取，没有才到主存储器读 命中率的意义 写数据时，只写到Cache中，然后从Cache再写到主存储器中 硬件软件辅助管理 计算机的存储体系典型例 现在的微型计算机系统一般采用多级存储器结构，即：存储系统的三个层次 特别提示：无论是否采取了虚