嵌入式原理与接口第6章.ppt

图7-1描述了时钟架构的方块图。主时钟源由一个外部晶振或者外部时钟产生。时钟发生器包括连接到一个外部晶振的振荡器和两个PLL（MPLL和UPLL）用于产生系统所需的高频时钟。 输出时钟频率Mpll 相对于参考输入时钟频率Fin 如以下公式所示： Mpll= ( m * Fin) / (p * 2 s) m = M (分频器M 的值) + 8，p = P (分频器P 的值) + 2 Upll 时钟发生器的内部也和Mpll 类似 上电重启Power-onReset 如图7－4 所示在电源上电reset 顺序中的时钟行为。晶振在几毫秒内开始振荡，当在晶振时钟稳定后nReset 被释放，PLL 开始参照默认的PLL 配置运行。但是，PLL 通常在电源启动reset 后都不稳定，因此在软件没有配置PLLCON 之前，Fin 直接代替MPLL 作为 FCLK。注意，用户应该通过软件给PLLCON 寄存器重写一遍相同的值。 正常模式下改变PLL设置Change PLLSettings InNormalOperation Mode 在Normal 模式下的s3c2410 操作中，用户可以改变频率通过写P M S 三个分频器的值， 在PLL 锁存时间会被自动的插入。在锁定时间，时钟没有被提供给s3c2410A 的内部时 钟。图7-5 所示的时序图。 USB 时钟控制 USB 主接口和USB 从接口都需要48Mhz 的时钟。在S3C2440A 内，USB 知明需要 PLL(upll)产生48Mhz 的时钟给USB，UCLK 直到PLL(UPLL)被配置才可以提供。 S3C2410X支持HCLK、FCLK和PCLK的分频选择，其比率是通过CLKDIV寄存器中的HDIVN和PDIVN控制的，如表2.11所示。 在PLL on 态，用户可以使能CLKSLOW 寄存器中的SLOW 模式位来改变频率。SLOW 时 钟在SLOW 模式期间被生成，如图7-9 所示时序图： 如果在PLL锁定时间之后切换到正常模式，FCLK将会在低速模式一失效就改变，如图7-10. 如果低速模式失效和PLL同时打开，则需要等待PLL锁定后FCLK才会改变，锁定期间FLCK停止。如图7-11. 进入掉电模式的过程 设置GPIO配置 在INTMSK寄存器中屏蔽所有中断。 配置适当的唤醒源，包括RTC报警。为了是SRCPND和EINTPEND位置位，唤醒源相关的EINTMASK位不必被屏蔽，尽管一个唤醒源被指定而且EINTMASK相关位被屏蔽，唤醒还是会发生，SRCPND和EINTPEND位也不会置位。 设置USB为中止模式。(MISCCR[13:12]=11b) 将一些有用的值存入GSTATUS3,4，这些寄存器在掉电模式下是被保持的。 通过MISCCR[1:0]将数据总线D[31:0]的上拉电阻配置成开。如果有外部总线保持器，如74LVCH162245，关掉上拉电阻，否则打开上拉电阻。 通过清除LCDCON1.ENVID位停止LCD。 读取rREFRESH和rCLKCON寄存器，并填入TLB。 通过设置REFRESH[22]=1b使SDRAM进入自动刷新模式。 等待SDRAM自动刷新生效。 通过设置MISCCR[19:17]=111B使SDRAM信号在掉电模式期间被保护起来(SCLK0,SCLK1,SCKE)。 置位CLKCON寄存器的掉电模式位。 从掉电模式唤醒的过程 某个唤醒源生效将产生一个内部复位信号。复位时间由一个内部16位计数器决定，此计数器的时钟是tRST=(65535/XTAL_frequency)。 查询GSTATUS[2]位看从掉电模式唤醒是否产生了一个POWER-UP。 通过将MISCCR[19:17]设置为000b，释放SDRAM信号保护。 配置SDRAM控制器。 等待SDRAM自我刷新完毕。大部分SDRAM需要refresh cycle of all SDRAM row。 GSTATUS3，4的信息可以被用户使用，因为GSTATUS3，4的值已经在掉电模式下被保存了。 对于EINT[3:0],检查SRCPND寄存器；对于EINT[15:4],检查EINTPND寄存器；对于RTC报警唤醒，检查RTC时间，因为在唤醒时SRCPND寄存器的RTC位不被置位；如果在掉电模式期间有nBATT-FLT assertion，SRCPND寄存器的相关位被置位。 掉电模式的引脚状态 掉电模式下，只有VDDi和VDDiarm被关闭，这由PWREN引脚控制。如果PWREN信号有效(H)，VDDi和VDDiarm由外部电压供电；如果PWREN信号无效(L)，VDDi和VDDiarm关闭。 注：除VDDi