第四章 半导体存储器及其接口.ppt

第四章 半导体存储器及其接口 由存储矩阵、地址译码器、读写控制器、输入/输出控制、片选控制等几部分组成。 1. 存储矩阵 图中，1024个 字排列成 32×32的矩阵。 为了存取方便， 给它们编上号。 32行编号为X0、 X1、…、X31， 32列编号为Y0、 Y1、…、Y31。 这样每一个存 储单元都有了 一个固定的编 号，称为地址。 2．地址译码器——将 寄存器地址所对应的二 进制数译成有效的行选 信号和列选信号，从而 选中该存储单元。 采用双译码结构。 行地址译码器：5输入 32输出，输入为A0、 A1 、…、A4， 输出为 X0、X1、…、X31； 列地址译码器：5输入 32输出，输入为A5、 A6 、…、A9，输出为 Y0、Y1、…、Y31， 这样共有10条地址线。 3、控制逻辑电路： 主要用于选中存储器芯片，执行读写操作。 片选信号用以实现芯片的选择。对于一个芯片来讲，只有当片选信号有效时，才能对其进行读/写操作。片选信号一般由地址译码器的输出及一些控制信号来形成，而读/写控制电路则用来控制对芯片的读/写操作。 4、数据缓冲器： 寄存来自CPU的写入数据或从存储体内读出的数据。 4.2 存储器接口技术 连接时需注意的问题： CPU总线的带负载能力 CPU时序与存储器存取速度之间的配合 存储器组织、地址分配 4.2.1存储器的层次结构 主存—辅存层次 目的：较好地解决了存储器的大容量要求和低 成本之间的矛盾。 根据主存、辅存的特点，可以把CPU所需 的现行程序和数据存放在存取速度快、容量有 限的主存中，供CPU直接使用，主存必须具有 与CPU相匹配的工作速度才能保证整个计算机 运算速度的提高。一般前述的MOS存储器（特 别是DRAM）无论从速度、容量、每位价格上 均可满足要求。 主存—辅存构成的存储层次。从整个层次的整体上看，它具有接近主存的存取速度，又有辅存的容量和接近于辅存的每位平均价格。较好地解决了大容量和低成本的矛盾。辅存只与主存交换信息，CPU不直接访问辅存，因此，允许辅存的速度慢一些。 CACHE—主存层次 目的：弥合CPU与主存间在速度上的差异， 较好地解决了速度和成本之间的矛盾。 当今微处理器的主频已经相当高，如果 访问存储器时插入等待周期，这实际上是降 低CPU的工作速度。因此一个有效的解决办 法应运而生：在CPU和主存储器之间增设了 一级或两级高速小容量存储器，称之为高速 缓冲存储器，简称Cache。 高速缓冲存储器的存取速度要比主存快一个数 量级，大体与CPU的处理速度相当。Cache中存放 着主存的一部分副本，可被CPU直接访问，是解决 计算机系统速度瓶颈的切实可行的办法。从CPU的 角度看，Cache——主存层次具有接近Cache的速 度、主存的容量和接近主存的每位平均价格，因 此，较好地解决了速度和成本之间的矛盾。在这个 层次中，不仅具有CPU?Cache?主存的数据通 路，还有CPU?主存的直接通路。具有这个存储层 次的计算机，必须事先把CPU在某一小段时间所要 执行的程序从主存调入Cache中，当CPU要执行这 些程序时，就直接在Cache中取存，因此，大大提 高了CPU的执行速度。 在现代计算机中，大多数系统都同时采用上述两级存储层次，从而构成了高速缓存——主存——辅存三级存储层次的典型结构，实质上是主存——辅存和Cache——主存两个两级结构。 2.接口方法 Intel2716芯片与8位CPU的连接方法如下： ① 低位地址线、数据线直接相连； ② 工作电源VCC直接与+5V电源相连，编程电源通常由开关控制； ③ CE和OE信号分别由CPU高位地址总线和控制总线译码后产生，通常采用图4.12所示的3种方法。 ①当器件要进行读操作时，首先输入要读出单元的地址码（A0～A9），并使WE ＝1，则所选存储单元内容（4位）就会通过三态输出缓冲器，送到数据输入输出引脚（I/O0～I/O3）上。 2.接口方法 DRAM控制器一般由如下部分组成： ① 地址多路开关： 由于要向DRAM芯片分时送出行地址和列地址， 所以必须具有多路开关，把来自CPU的地址变成 行地址和列地址分两次送出。 ② 刷新定时器： 用来定时提供刷新请求。 ③ 刷新地址计数器： 提供刷新的地址，每刷新一行，计数器自动加1，全部行刷新一遍后自动归零，重复刷新过程。 ④ 仲裁电路： 当来自CPU的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。 ⑤ 时序发生