第四章计算机组成原理-2012.ppt

第 四 章 4.1 主存处于全机中心地位 计算机初期都以CPU为中心的系统结构，即主存、输入输出设备都是通过CPU来交换信息的。在现代计算机中，已向以MEM为中心的系统结构发展。 计算机正在执行的程序和数据均存放在MEM中，CPU直接从MEM中取指令和存取数据。 由于输入输出设备增多，数据传送速度加快，采取了DMA——直接存贮器存储技术，和输入输出通道技术。 共享存贮器的多处理机的出现，利用MEM共享数据，并实现处理机之间的通信。 4.2 主存储器分类 4.3主存储器的主要技术指标 主存容量 指令中地址码的位数决定了主存储器的可直接寻址的最大空间。 速度 存储器存取时间 存储周期 4.4主存储器的基本操作——主存储器与CPU的联系 读过程 写过程 4.5 读/写存贮器（RAM） 分类（二类三种） 静态存贮器（SRAM） 4.5 读/写存储器(RAM)  1、静态存储器（SRAM） （1）存储单元和存储器 4.5 读/写存储器(RAM)  1K静态存储器框图  2. 动态存储器(DRAM)  4.8 单管存储单元线路图 2. 动态存储器(DRAM)  DRAM与SRAM的比较 DRAM的优点：容量大，引脚少，封装尺寸小，价格低，功率小。 DRAM的缺点：速度低，需再生（需增加再生电路），用到一部分功率。 4.6 非易失性半导体存贮器 是指信息固化在存贮器中，即使停电也不会丢失，但只能读出，不能写入，即ROM。 ROM的分类 ROM－只读存贮器 PROM－可编程只读存贮器（一次写入） EPROM－可擦可编程只读存贮器 E PROM－可电擦可编程只读存贮器 块擦除读写存贮器（Flash Memory） 几种存贮器的主要应用 ＤＤＲ Flashmomory 4.7 DRAM的研制和发展 增强性DRAM（EDRAM） Cache DRAM（CDRAM）高速缓存动态RAM EDO DRAM 扩充数据输出DRAM 同步DRAM（SDRAM）读写周期10～15ns Rambus DRAM（RDRAM） IRAM（集成随机存贮器） 4.8 半导体存贮器的组成与控制 半导体存贮器有多字一位芯片、多字多位芯片。厂家生产的存贮器芯片的容量是有限的，与实际要求有很大差距，所以要考虑字向、位向的扩充。 存储器容量扩展 (1)位扩展 存储器容量扩展 (２)字扩展 存储器容量扩展 (3)字位扩展 存储器向字向和位向同时扩充。 一个存储器的容量为M×N位，使用L×K位存储器芯片 这个存储器共需要M/L×N/K个存储器芯片。 2.存储控制 两种刷新方式 (1)集中刷新 2.存储控制 两种刷新方式 (1)分布式刷新 存贮控制 存贮器中需增设附加电路 动态MOS存贮器采用“读出方式进行刷新”，即读出过程中恢复存贮单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。 再生过程 : 只改变行选择或地址。每次再生一行，依次对MEM的每一行进行读出，就可完成对整个RAM的刷新。 刷新周期 : 又称再生周期，二次刷新的时间间隔。一般为2ms，4ms，8ms一次。 4.9.1编址方式 在M个模块上交叉编址(M=2m) 每个模块的容量为L 其中，j=0,1,2,…,L-1；i=0,1,2,…,M-1 第i个模块Mi的地址编号应按下式给出： Mj+i 表4.2 地址的模四交叉编址 (a)多体交叉编址方式 (b)交叉访问的存储器工作时间图 1)所有模块同时启动一次存储周期 2)M个模块按一定的顺序轮流启动各自的访问周期 寻址体地址方法 4.8 半导体存储器的组成与控制 示例 返回 静态存储器芯片与CPU的连接 4.8 半导体存储器的组成与控制 4.8 半导体存储器的组成与控制 1、地址多路转换电路 2、地址选通 3、刷新控制：通过定时刷新，保证DRAM的信息不致丢失 4、读/写控制逻辑 为减少地址线引出端数目(减少1/2),地址码分两次送MEM 4.9 多体交叉存储器 4.9 多体交叉存储器 1 1 3,7,11,15,…,4j+3,… M3 1 0 2,6,10,14,…,4j+2,… M2 0 1 1,5,9,13,…,4j+1,… M1 0 0 0,4,8,12,…,4j+0,… M0 对应二进制地址最低二位 地址编址序列 模体 图4.22 多体交叉存储 图4.22 多体交叉存储 4.9.2 重叠与交叉存取控制 * * 主存处于全机中心地位的原因如下： 随机存储器(简称RAM) 只读存储器(简称ROM) 可编程序的只读存储器(简称PROM) 可擦除可编程序只读存储器(简称E