组成原理课设阵列乘法器.docVIP

沈阳航空工业学院 课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：阵列乘法器的设计 院（系）：计算机学院 专 业：计算机科学与技术 班 级：4401102 学 号：200403011062 姓 名：余 舟 华 指导教师：李 平 完成日期：2006年12月31日  目 录 、 错误！未定义书签。 第1章 总体设计方案 1 1.1 设计原理 1 1.3 设计环境 3 第2章 详细设计方案 4 2.1 顶层方案图的设计与实现 4 2.1.1创建顶层图形设计文件 4 2.1.2器件的选择与引脚锁定 4 2.2 功能模块的设计与实现 5 2.3仿真调试 9 第3章 编程下载与硬件测试 10 3.1 编程下载 10 3.2 硬件测试及结果分析 10 参考文献 12 附录：电路图 13 第1章 总体设计方案 1.1 设计原理 串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的硬件乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。然而流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。 如图所示的一个阵列乘法器完成X*Y乘法运算（X=X1X2X3X4，Y=Y1Y2Y3Y4）。阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。图中每一个方框包括一个与门和一个两位全加器。 阵列乘法器的原理框图如图1.1所示，X[4：1]，Y[4：1]分别是乘数和被乘数输入端，MULT[8：1]为乘积输出端。 图1.1 阵列乘法器原理框图 阵列乘法器实现的功能是计算两个四位二进制间的算法，由数据总线将乘数Y[4：1]和被乘数X[4：1]送到乘法器中，经阵列乘法器计算出结果由总线MULT[8：1]输出。阵列乘法器是由相同的细胞块构成，呈阵列阵型。 阵列乘法器完X*Y乘法运算X=X1X2X3X4，Y=Y1Y2Y3Y4）。阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。在设计的电路中，有许多相同的细胞块组成，而细胞块包括一个与门和一个2位全加器。 X、Y、PIN、CIN是输入，COUT、POUT是输出。 在设计的过程中，采用的是由内到外封装，也就是先将最底层电路封装到创建的器件中，由外到内一层套一层。整个阵列乘法器主要由阵列块组成，而 阵列块是由与门和二位全加器组成，所以在封装的时候，先把二位全加器封装到ADD2中，然后将ADD2和与门封装到细胞块PART中，最后将PART封装到乘法器MUX中，和输入、输出组成完整的电路。 阵列乘法器的整体设计主要是由相同的细胞块实现的，而细胞块包含两输入与门模块和二位全加器模块，两输入与门模块和全加器模块作为底层设计，采用原理图设计输入方式，顶层的全加器采用原理图设计输入方式。 1.3 设计环境 ·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。 ·EDA环境：FOUNDATION设计软件。主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。气功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。时设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。 COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，该软件在Windows 下运行。 第2章 详细设计方案 2.1 顶层方案图的设计与实现 顶层方案图实现阵列乘法的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。 2.1.1创建顶层图形设计文件 顶层图形文件主要由三大块组成：分别是乘数、被乘数的输入、乘积输出、和自己封装的乘法器件MUX组装而成的一个完整的设计实体。可利用Xilinx ISE ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。 图2.1 阵列乘法器的顶层图形文件结构 2.1.2器件的选择与引脚锁定 （1）器件的