CRC编码译码Verilog实现程序代码.docVIP

程序代码： module crc( data_send,ready_s,data_out,resend, data_in,reset,data_receive,ready_r,clk,err ); parameter width=1,amount=12;//width表示输入数据的位宽,amount表示码组中的信息位部分含有输入数据的个数 output [width*amount+4:0] data_send; //data_send编码后的CRC循环码组输出，位宽为17 output ready_s; //ready_s编码模块的准备就绪信号输出高电平有效 output [width-1:0] data_out;//data_out——译码模块译码后信息数据的输出，位宽为width output resend; //resend——重发信号输出高电平有效 input [width-1:0]data_in;//data_in——编码模块信息数据输入，位宽为width. input reset;//reset编码模块计数器预置信号输入上升沿有效 input [width*amount+4:0] data_receive;//data_receive译码模块接收CRC循环码组的输入 input ready_r,clk,err; //ready_r译码模块准备就绪信号输入高电平有效; err迫使接收端接收数据出错信号输入高电平有效 crc_send send1(data_send,ready_s,data_in,reset,clk); crc_receive receive1(data_out,resend,data_send,ready_r,clk,err); endmodule //编码模块 module crc_send(data_send,ready_s,data_in,reset,clk); parameter width=1,amount=12; output [width*amount+4:0] data_send; output ready_s; input [width-1:0] data_in; input reset,clk; reg [width*amount+4:0] data_send; reg ready_s; reg [width*amount:0] buf_in; reg [width*amount+4:0] buf_data_s; integer n,i; always @(posedge reset or posedge clk) begin if(reset) n=0; else if(namount-1) begin ready_s=0; //编码模块的准备就绪信清零 buf_in=buf_inwidth;//buf_in输入缓冲器 buf_in[width-1:0]=data_in; n=n+1; end else begin buf_in=buf_inwidth; buf_in[width-1:0]=data_in; buf_data_s[width*amount+4:5]=buf_in; if(buf_in[11]) buf_in[11: