一种高效流水低存储的JPEG2000编码芯片设计.pdfVIP

第28 卷第4 期 电 子 与 信 息 学 报 Vol.28No.4 2006 年4 月 Journal of Electronics Information Technology Apr. 2006 一种高效流水低存储的 JPEG2000 编码芯片设计 梅魁志 郑南宁 刘跃虎 姚 霁 黄 宇 王 勇 (西安交通大学人工智能与机器人研究所 西安 710049) 摘 要 该文提出了一种高效流水低存储的JPEG2000 编码芯片的设计方案。该方案通过采用双缓存的小波系 数存储结构，预速率控制方法，Tier2 中的RD 斜率值的字节表示，以减少片上存储器；对离散小波变换，算 术编码和位平面编码使用高度并行流水等设计结构以提高编码单元电路速度；字节地址空间的RD 斜率值搜索 提高了Tier2 的打包速度；对系统实现中的时钟分配，色度转换，帧存储器控制进行了优化设计。基于该设计 方案的整个编码芯片已通过FPGA 验证，主要性能参数：小波类型为5/3，支持最大Tile 为256×256 ，最大图 像4096×4096 ，码块为32×32，系统采样率在Tier1 工作时钟为100MHz 时可达45Msamples/s ，压缩图像与JASPER 在压缩20 倍时相比均小于0.5dB，在SMIC.25 库综合下，等效门为 10.9 万，片上RAM 为862kb。 关键词 JPEG2000, 离散小波变换, 算术编码, 位平面编码, Tier2，FPGA 中图分类号：TN492 文献标识码：A 文章编号：1009-5896(2006)04-0741-06 An Efficient Pipeline Design of JPEG2000 Encoder with Low Memory Mei Kui-zhi Zheng Nan-ning Liu Yue-hu Yao Ji Huang Yu Wang Yong (Institute of Artificial Intelligence and Robotics, Xi’an Jiaotong University , Xi’an 710049, China) Abstract An efficient JPEG2000 encoder is proposed and implemented with high pipeline and low memory architecture. Dual buffers to save the wavelet coefficients, pre-rate allocation and byte expression for Rate-Distortion (RD) slope are used to reduce on-chip memory size. Pipeline and parallel architecture is used in Discrete Wavelet Transform (DWT), Bit-Plane Encoder (BPE) and Arithmetic Encoder (AE) to increase the part circuit’s encoding speed, searching the truncated RD slope in byte address space increases the packet formatting speed of Tier2. Problems me