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卷积码的Viterbi高速译码方案-南京师范大学图书馆电子阅览室
您的论文得到两院院士关注 PLD CPLD FPGA 应用
文章编号:1008-0570(2009)06-2-0243-03
卷积码的Viterbi 高速译码方案
A High-speed viterbi-decoding Scheme for Convolutional Code
1 2 1 1
（南京师范大学分析测试中心 南京师范大学）刘国锦 王济生 时 斌 朱晓舒
1. ;2.
LIU Guo-jin WANG Ji-sheng SHI Bin ZHU Xiao-shu
摘要 本文探讨了无线通信中广泛涉及的差错控制问题 介绍了卷积码的编译码原理 提出了一种卷积码编码 及其高速
: , 。 ,
译码的实现方案 对译码的各个组成部分作了分析 并在 中实现了该译码方案 仿真结果表明 在纠正能力范围
Viterbi , , FPGA 。 ,
内 能够正确纠错并译码 且具有高速译码的优点 达到了预期的效果 该设计方案可以非常容易地应用到很多差错控制的通
, , , ,
信系统中。
关键词 差错控制 卷积码 译码 寄存器交换
: ; ; Viterbi ;
中图分类号: TN492 文献标识码: A
Abstract: This paper discusses the issue of error-control involved widely in wireless communications, and introduces the coding and
endcoding principle of Convolutional Code. A scheme of encoding of Convolutional Code and its high-speed viterbi decoding is pro-
posed, and the components of decoding are analysed, then the scheme is implemented in FPGA. The simulation result indicates that 技
it can correct the error bits exactly within the range of capability error-correcting, and it has the advantage of high-speed decoding.
Prospective effect is realized.This design scheme can be applied easily in many communication systems with error-control. 术
Key words: error-control; Convolutional Code; viterbi decoding; register-exchange
创
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