DDR2的设计经验经典流程.doc

DDR2的设计经验经典流程-1 发布时间: 2012--23 21:28:34 来源: EDA中国 DDR2的设计经验经典流程 EDA中国 撰写 一、 获取设计要求参数    1、DDR信号： 主要分为以下5类： 　　1Data线(0-63) 2Address线(0-13) 3Command线 4Control线 5CLK线 (0-3) 6电源线 2．获得电气参数要求（如：阻抗要求） DDR_DQS 100欧 DDR_CLK 100欧 DDR_command 60欧 DDR_Control 60欧 DDR -_Data 60欧 二、确定叠构 1．从PCB加工商了解板材以及相关参数， 2. 通过设计经验结合仿真工具确定最佳叠构。 确定如下叠层结构:  根据数据传输特性和DATASHEET要求将DDR线分成 1) DDR_command (BUS): a) M_a_a0….. M_a_a13 b) M_a_bs0….M_a_bs2 c) M_a_Cas# d) M_a_Ras# e) M_a_We# 2) DDR_Control (BUS): a) M_cke0,M_cke1, b) M_cs#0,M_cs#1, c) M_odt0,M_odt1 3) DDR_DATA (8 X BUS): ① DDR_D0 a) M_A_DQ0…M_A_DQ7 b) M_A_Dm0 c) M_A_DQs0, M_A_DQs#0 ② DDR_D1 -------- ⑧ DDR_D7 a) M_A_DQ56…M_A_DQ63 b) M_A_Dm7 c) M_A_DQs7, M_A_DQs#7 4) DDR_CLK (DVI): ① DDR_CLK0 a) M_CLK_Ddr#0 b) M_CLK_Ddr0 ② DDR_CLK1 a) M_CLK_Ddr#1 b) M_CLK_Ddr1  将BUS和差分对分类信息输入Constraint Manager,同时参考叠构结合仿真工具和设计经验将(线宽,间距,拓扑结构等)规则参数输入Constraint Manager 三、 布局 Constraint Manager驱动布局。 主要元件定位: 考虑：1. 从机构角度讲，一般DDR连接器的位置是机构外型决定，CPU的位置是由NET关系和DDR信号的要求物理参数决定，用测量工具测量大致定位， 2.考虑到一些长度控制约束和时序匹配问题，建议将元件中心距控制在最短限长线的2/3左右，可以结合ConstraintManager和DRC功能来近一步确认。 3.连接长度限制线，当走线不在Constraint允许范围内，软件会显示DRC，ConstraintManager也会显示其超出值，为布局调整提供依据。 当走线在Constraint允许范围内，Constraint Manager也会显示需要后续饶线长度，为饶线空间提供参考依据。 周边电路布局: BGA区域3mm内不能放器件，一般为4mm,便于BGA的贴装， DDR部分布局 考虑：DXF、DFM、电气特性和电源分配，做出以下布局：  四、布线 整体网络分布: 无法区分1Data线(0-63) Address线(0-13) Command线，Control线，CLK线 (0-3)等信号线  网络信息区分整理:  通过“colordialog” 不同组的BUS赋予不同的颜色，从而更加直接不同BUS的分布状况。 区分显示: 用NET显示工具将不同BUS和NET区分开，清晰显示便于走线规划，  BUS拓扑设计: 考虑：网络的密度和产品整体成本和电气特性以及EMI和EMC问题，结合PCB建议叠构对整个产品做出如下分配。 通过GRE planer, 灵活规划不同BUS的叠层和BUS之间的相对位置，近一步衡量EMI 和EMC问题. 综合各种问题，对DDR的各组BUS做出如下图规划。DDR的所有信号网络都做微带线处理，分布于3 和4层。如下图；  布线及线处理: 考虑问题如下： 1) Ddr_clk和DQS差分处理, a) 线宽 b) 间距(差分对内间距, 对与对之间间距, 差分对与其他线的间距) c) 等长(差分对内等长, 对与对之间等长) 2) Data BUS线处理 a) 线宽 b) 间距(BUS内间距, BUS之间间距, BUS与其他线的间距) c) 等长(BUS内