fpga驱动vga接口的vhdl语言实现（VHDL language implementation of FPGA interface driven by VGA）.docVIP

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2017-09-01 发布于河南
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fpga驱动vga接口的vhdl语言实现（VHDL language implementation of FPGA interface driven by VGA）.doc

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fpga驱动vga接口的vhdl语言实现（VHDL language implementation of FPGA interface driven by VGA）

fpga驱动vga接口的vhdl语言实现（VHDL language implementation of FPGA interface driven by VGA）图书馆的IEEE；使用ieee.std_logic_1164.all；使用ieee.std_logic_arith.all；使用ieee.std_logic_unsigned.all； vgacore是实体端口（CLK：在std_logic；复位：在std_logic；总经理：在std_logic_vector（1到0）； HS：出std_logic； VS：出std_logic； R：出std_logic_vector（1到0）；克：不std_logic_vector（2到0）； B：出std_logic_vector（2到0））；最后vgacore；建筑行为是vgacore 信号SYSCLK：std_logic；信号hsyncb：std_logic；信号vsyncb：std_logic；使能信号：std_logic；信号HLOC：std_logic_vector（9到0）；信号：std_logic_vector VLOC（9到0）；信号RGBX，blue，rgbp，RGB：std_logic_vector（7到0）； ——定义vgasig元件，产生同步信号进行行、场扫描，即显示驱动成分vgasig 端口（钟：在std_logic；复位：在std_logic； hsyncb：缓冲std_logic； vsyncb：出std_logic；启用了std_logic； Xaddr：出std_logic_vector（9到0）； Yaddr：出std_logic_vector（9到0））；端部件； ——定义色图元件，确定颜色及位置信息元件映象端口（在std_logic_vector HLOC：（9到0）；在std_logic_vector VLOC：（9到0）； RGBX：出std_logic_vector（7到0）； red：出std_logic_vector（7到0））；端部件；开始 RGB（7） = rgbp（7）和使； RGB（6） = rgbp（6）和使； RGB（5） = rgbp（5）和使； RGB（4） = rgbp（4）和使； RGB（3） = rgbp（3）和使； RGB（2） = rgbp（2）和使； RGB（1） = rgbp（1）和使； RGB（0） = rgbp（0）和使； ——产生25mhz的像素输出频率 divclk：过程（时钟，复位）开始如果复位= 0”然后 SYSCLK =“0”； elsif clkevent和时钟= 1”然后 SYSCLK =不是SYSCLK；最后如果；结束进程； ——模式选择单元：本测试程序我们使用了4种模式，由key_b2，key_b3控制，当选择模式“11”时，即不按下B2、B3、VGA显示竖彩条；当选择模式“00”时，即同时按下B2， B3, VGA display black; when the selection mode is 01, namely, just press the B2, VGA display horizontal color selection mode; when the 10, namely, just press B3, VGA color display anyway. Modchoice:, process (MD, rgbx, rgby) Begin If md= 11 then rgbp = rgbx; Elsif md= 01 then rgbp = rgby; Elsif md= 10 then rgbx XOR rgby rgbp; Else rgbp = End if; End process; Makesig:, vgasig, Port, map Clock = sysclk, Reset = reset, Hsyncb = hsyncb, Vsyncb = vsyncb, Enable = enable, Xaddr = hloc, Yaddr = VLOC ); Makergb:, colormap, Port, map HLOC = hloc, VLOC = vloc, Rgbx = rgbx, Rgby = rgby ); HS = hsyncb; Vs = vsyncb; R RGB (7 downto 6); G RGB (5 downto 3); B RGB (2 downto 0); End Behavioral; Lib