verilog课件 第十二讲 多时钟域数字系统设计例.pptVIP

第十二讲 多时钟域数字系统设计 多时钟域设计概念 握手协议 FIFO（先入先出队列）概念 FIFO的地址指针分析 同步FIFO设计 异步FIFO设计 实验要求 多时钟域设计概念 同步设计的时钟域：由一个同源时钟驱动的触发器集合称为一个时钟域。 多时钟域设计概念 单比特异步信号同步：同步实现方法应具体电路具体分析，核心是减小亚稳态的影响。如前所述，最简单的同步电路如下图。 多时钟域设计概念 多比特信号同步时的重要规则：不能单个信号输出至多个同步器。不能对数据或地址等总线的每一位单独使用同步器。 一种解决总线同步问题的方法：使用一个保持寄存器和握手信号。握手信号指示目的时钟域的电路何时可以对总线数据采样，源电路何时可以更换当前寄存器中保存的数据。如图： 握手协议 不同时钟域电路使用的握手协议有两种基本类型：全握手(Full-handshake)和部分握手(partial-handshake)。二种类型的握手都要用同步器，各有自己的优缺点。 全握手：双方电路在声明或中止各自的握手信号前都要等待对方的响应。如图： 握手协议 通过检测请求与响应信号，全握手协议中每个电路都清楚地知道对方的状态，因此全握手协议可靠性高。不足之处是完成交互的整个过程要花费较多时钟周期（12个时钟周期）。 部分握手：使用部分握手协议时，通信双方的电路都不等对方的响应就中止各自的握手信号，并继续执行握手命令序列。 部分握手协议比全握手协议在可靠性方面稍弱。但是，由于无需等待对方电路的响应，完成交互的整个过程花费时间较少。 握手协议 第一种部分握手方法：电路 A 以有效电平声明其请求信号，电路 B 则以一个单时钟宽度脉冲作为响应。? 注意，电路 A 中止请求信号后，延时至少要有一个时钟周期后，再发下一次请求信号；否则，电路 B 就不能区别前一个请求和新的请求。通过控制电路 A请求信号的延时，控制电路 B同步器接收到的脉冲间隔。 握手协议 第二种部分握手方法：电路 A 用一个单时钟宽度脉冲发出它的请求，而电路 B 也用一个单时钟宽度脉冲响应这个请求。 通过控制电路 A请求信号的延时和电路 B响应信号的延时，可以控制同步器可靠接收握手脉冲。 这种部分握手技术与全握手方法相比，在 A 时钟域少用三个时钟周期，在 B 时钟域也少用三个时钟周期。 总线数据的FIFO同步 用握手同步方式，可以同步握手信号，但不能同步高速总线数据。总线数据通过保持寄存器传递，它在接收电路采样前一直保持稳定。注意，如果传输电路向接收电路传递数据太快，如达到时钟速率，则采用握手的总线同步失效。 解决办法是使用 FIFO。一般使用 FIFO 的目的是实现速度匹配，在FIFO 较快的端口处理猝发的数据传输，而较慢的端口则维持恒定的数据流。虽然访问方式和速度不同，但进出 FIFO 的平均数据速率必须是相同的，否则 FIFO 就会出现上溢(overflow)或下溢(underflow)问题。 与单寄存器设计相似，FIFO 将数据保存在寄存器或存储器中；同时FIFO需同步地址指针信号，用于判断何时可以把数据写入 FIFO 或从 FIFO 中读出。 FIFO（先入先出队列）概念 输入输出信号说明： 写入侧信号为wclk时钟域： wclk： 输入写时钟 wdata：写入数据 wrst_n：wclk时钟域电路复位，为0复位。 winc： 写入使能，为1允许写。 wfull： FIFO存储写满指示，为1指示写满。 FIFO（先入先出队列）概念 FIFO功能：是一个先入先出的队列。如图所示，当写使能有效（winc＝1），FIFO队列存储器非满（wfull＝0）时，每个wclk的上升沿（或下降沿）写入wdata数据到异步FIFO的双口SRAM存储器中，写地址增加1；当读使能有效（rinc＝1），FIFO队列存储器非空（rempty＝0）时，每个rclk的上升沿（或下降沿）从异步FIFO的双口SRAM存储器中读出数据到rdata，读地址增加1。读写地址到最大后返回起始地址。当写地址赶上读地址时FIFO满，当读地址赶上写地址时FIFO空。 FIFO（先入先出队列）概念 同步FIFO的读写两个时钟同源，属于全同步设计。? 异步FIFO有读写两个不同源时钟，属于多时钟域设计；异步FIFO常用于不同时钟域间的数据传输。 对跨时钟域信号处理应仔细全面考虑，防止设计缺陷；因异步信号处理电路的设计缺陷是很难通过仿真发现的。 FIFO设计关键：地址指针产生；空、满信号产生。 FIFO的地址指针分析 在复位时，读写地址指针都指向地址0。FIFO空指示rempty＝1，指示FIFO为空。 读地址指针指向读出数据的存储单元，即输出数据rdata值为该单元值。 写地址指针指向将写入数据的存储单元，即输入数据wdata在wclk