Tips for PCB Vias Design 1102 Quickteck（小贴士PCB设计1102 Quickteck通过）.pdfVIP

Quick-teck EN-00417 Tips for PCB Vias Design Terms of using this article  This article is primarily for internal use in Quick‐teck PCB design department. Now we  decided to open it up publicly. We try to ensure the information in this are as accurate as  possible, but please be aware we don’t take any reasonability for anything that results from  this article. You’re using this at your own option.   Basic theory  Vias are often part of the signal routing. They are vertical connections between layers to  simplify trace routing around other components or when there is a high density of  interconnections to be made (i.e. BGA,µBGA). As PCB trace, the PCB vias also have an  associated parasitic capacitance, inductance and impedance. These parasitic values can be  calculated as follow:  Capacitance: C=1.41×ε×T×D1/(D2‐D1)                                                                              [1]                                        Inductance: L=5.08h× [ln(4H/D1)+1]              [2]  where ε is the relative dielectric constant of PCB, D1 is the diameter of the via, D2 is the  diameter of the anti‐pad, T is the thickness of the PCB, and H is the length of the via.  Take a 1.6mm FR4 PCB (ε=4.4 below 500Mhz) as a example, one 10mil/20mil via will add  C=1.41×4.4×0.067×0.02/(0.04‐0.02)=0.42pf  capacitance and L=5.08×0.067×  [ln(4×0.067/0.01)+1]=1.46nH inductance to the trace.   These added capacitance and inductance will have the effect of more time delay, longer rise  and fall times of the signal, degrading signal integrity. This maybe not a problem at lower  frequencies designs. However, it could become a critical issue in high speed printed circuit  board design.    Vias can al