基于fpga的部分并行qc-ldpc译码器高效存储方法efficient.pdfVIP

第33 卷第11 期 通 信 学 报 Vol.33 No. 11 2012 年11 月 Journa l on Communications November 2012 doi:10.3969/j .issn.1000-436x.2012.11.02 1 基于FPGA 的部分并行QC-LDPC 译码器高效存储方法 1,2 1,2 袁瑞佳 ，白宝明 (1. 西安电子科技大学综合业务网国家重点实验室，陕西西安 710071； 2. 中电科技集团公司第54 研究所通信网信息传输与分发技术重点实验室，河北石家庄 050002) 摘 要：针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器，提出了一种将译码准码字存储在信道信息 和外信息存储块中的高效存储方法，该方法不需要额外的存储块来存储译码准码字，能够减少译码器实验所需的 存储资源数量，并且有效降低了译码电路的布线复杂度。在Xilinx XC2V6 000-5ff1 152 FPGA 上的实验结果表明， 提出的QC-LDPC 码译码器设计方法能够在降低系统的BRAM 资源需求量的同时有效地提高系统的运行频率和译 码吞吐量。 关键词：LDPC 码；译码器；部分并行；高效存储；FPGA 实验 中图分类号：TN 911 文献标识码：A 文章编号：1000-436X(2012)11-0165-06 Efficient storage method for FPGA-based partially parallel QC-LDPC decoder YUAN Rui-jia 1,2, BAI Bao-ming1,2 (1.State Key Lab of Integrated Services Networks, Xidian University, Xi’an 710071, China; 2.Science and Technology on Information Transmission and Dissemination in Communication Networks Lab, CETC No.54 Research Institute, Shijiazhuang 050002, China) Abstract: An efficient storage method of hard decisions sharing intrinsic and extrinsic memory banks for partially para l- lel QC-LDPC decoder was proposed. Extra memory banks for storing hard decisions were avoided in this method, which result in significantly reduced consumption of RAM resources and routed complexity. Implementation results based on a Xilinx XC2V 6 000-5ff1 152 FPGA show that the proposed method improves the frequency and decodes throughput of the system, and significantly