基于fpga的倒计时系统的设计-read.docVIP

基于FPGA的倒计时系统的设计 1、引言: VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的FPGA器件中去，从而实现可编程的专用集成电路（ASIC）的设计。 倒计时系统是一个常用的电路系统,如香港回归倒计时,评估倒计时,篮球比赛中24秒进攻倒计时等等。倒计时系统的实现也有许多的方法,如用单片机控制，用FPGA编程等。.用VHDL语言设计可以使整个系统大大简化，提高整体的性能和可靠性。具有体积小、可靠性高、功耗低的特点。本文就是用VHDL语言设计一个用于篮球比赛的24秒倒计时器。 2、关键词: VHDL,波形仿真,倒计时系统. 3、倒计时系统的工作原理: 在NBA比赛中有一个24秒进攻规则，即从获取球权到投篮击中篮板、篮框、命中或投篮被侵犯，其有效时间合计不能超过24秒，否则被判违例，将失去球权.在此过程中，设置24秒、暂停倒计时或者中途终止24秒(即球权归对方)均由裁判控制。本文就是用VHDL语言设计一个用于篮球比赛的24秒倒计时器，并且设置了24秒预设键K1、倒计时启动键K2和倒计时暂停键K3，并将计时精度设置为0.1秒。各按键具体功能如下：K1键按下，LED灯显示24秒；K2键按下，倒计时；K3键按下，计时停止.并用数码管分别显示。 4、设计实现4.1系统方框图的划分和结构设计: 该系统可划分为以下几个模块： 脉冲发生器(10HZ)模块 、计数和状态控制模块、数码管显示模块。下面简要介绍一下各个模块的功能: ? (1)脉冲发生器(COUNT_T)：用于产生一个10HZ(0.1秒)的脉冲，来供计数模块计数使用.因为该倒计时系统的计时要精确到0.1秒，所以要有一个0.1秒脉冲发生器. (2)计数与状态控制模块(SEC_1):本模块有三个按键K1、K2和K3。当K1按下时，进入状态S2，计数器被置值为24秒；当K2按下时，进入状态S1，计数器开始倒计时；当K3按下时，进入状态S0，则停止计数。 (3)数码管显示模块(LED_2)：该模块用于把计数的值动态显示在数码管上。 ????? ?系统的顶层电路如下所示： ???? ?? 4.2各模块的VHDL程序如下: (1)?????? 脉冲发生器模块的程序:该程序输出clk_s为一个10HZ(即0.1秒)的脉冲。 scan_clk来选择led1、led2、led3、led4中的一个并赋给seg作为输出(见数码管显示模块(LED_2)的程序)。 ?? ????library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_t is port(clk:in std_logic; ???? clk_s:out std_logic; ???? scan_clk:out std_logic_vector(1 downto 0)); end count_t; architecture behav of count_t is signal cnt2:std_logic_vector(8 downto 0):=000000000; signal cnt1:std_logic_vector(1 downto 0):=00; signal clk1:std_logic:=0; begin? process(clk) begin if clk=1and clkevent then ? if cnt2=110010000then ??? cnt2=000000000; ??? clk1=not clk1; ? else ??? cnt2=cnt2+1; ??? cnt1=cnt1+1; ? end if; end if; end process; clk_s=clk1; scan_clk=