veritak模拟器大规模集成电路设计.pdfVIP

附 CD-ROM Veritak 模拟器 大规模集成电路设计 著者 陆伟良 菅原孝幸 ______________________________________________________________________________ 1 Veritak 模拟器 大规模集成电路设计 著者 陆伟良 菅原孝幸 __________________________________________________________________________________ ______________________________________________________________________________ 2 前言 当今随着 LSI 大规模集成电路的迅速发展，设计自动化的要求受到了很大的推动。各种各样的 电子设计自动化工具（EDA）雨后春笋般地发展壮大起来。一直以来美国是个 EDA发展非常迅 速的国家，欧洲和亚洲也奋起直追，日本的 EDA 技术虽然不如美国，但也出现了不少非常实用 而优秀的 EDA 工具。其中 Veritak是个非常出色的 Verilog-HDL 模拟器。 Veritak 是由菅原系统公司的菅原孝幸氏开发的 Verilog-HDL模拟器，该模拟器是以 IEEE Verilog-HDL 2001 为标准开发的。Veritak 是解释(interpreter)型的模拟器，具有很高的编 译效率和速度。是目前最快的解释类型的模拟器。同时，Veritak 有着很完整的 GUI(Graphic User Interface)解析环境，是 Verilog-HDL的 RTL 级和门级电路解析的非常重要的工具，是 LSI 大规模集成电路开发和设计的解决方案。Veritak 非常容易学习，它的界面非常人性化。 本书除了介绍 Veritak的主要用法外，还介绍了如何运用 Veritak 进行LSI 大规模集成电路的 设计。一直以来 Verilog-HDL 模拟器是及其昂贵的 IC 设计的EDA 工具。但 Veritak是个非常 经济，非常适合于广大 IC 设计工程师家庭练习使用和中小 IC设计企业使用的经济型 EDA 工 具。我们将 Vertak 介绍给中国的 IC 工程师读者有着非常重要和深远的意义。希望广大中国 IC 设计工程师能熟练运用 Veritak进行 ASIC 或FPGA等 IC或 LSI 的设计。同时也是让工程师 们了解本 EDA 工具高质量的特色。 本书分入门篇和上级篇。入门篇主要以介绍 Veritak 模拟器的使用方法为基础，LSI设计很大 程度上必须依赖工具的使用，只有熟练使用工具，懂得如何活用工具，才可能使 LSI 设计快速 进行。使问题的解析得以顺利完成。所谓 LSI设计，实际上是一种方法学。而方法学根本上就 是如何运用 EDA 设计工具去实现我们要做的事。使用工具和方法是对 IC或 LSI 设计极其重要 的。 本书的上级篇主要介绍如何发挥 Veritak 的特点进行大规模集成电路 CPU 的设计。该 CPU 称为 YACC(Yet Another CPU CPU)，是目前最新系统结构 MIPS 的 CPU。此 CPU 已经在 OpenCore 发 表。读者可以去 查看。上级篇里介绍了 YACC 的设计仕样要求，系 统架构和全部指令，各部品的设计，管路(Pipeline)的分析，全体组装，RTL 解析，总体测 试，各种源代码，C 程序和汇编编译，综合，FPGA 布线，门级迟延模拟试验，FPGA 开发板的 实际动作验证。最后介绍读者验证该 CPU 所需要的各种工具和下载地点。广大读者可以使用本 书附录的 Veritak Verilog-HDL 模拟器评价板和 Altera 的FPGA工具 QuartusII WebPack