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SoC 低功耗设计技术发展综述 张志敏 常晓涛 摘要 本文系统地总结了当前系统级芯片（SoC）低功耗技术的基础研究内容、主流的低功耗设计技术；针对未来超深亚微 米（0.13 微米以下）工艺条件下漏电功耗将占主要部分，分析了一种可以有效降低静态功耗的IVC 1技术，并提出系统的多 层次立体交叉动态低功耗技术的调度思想。 关键词 SoC ，低功耗设计，功耗评估，输入向量控制 1 引 言 2 自20 世纪 90 年代后期SoC(System on a Chip)出现以来，随着超深亚微米工艺的不断发展，以 3C 融 合为特征的后PC 时代给SoC发展创造了广阔的发展空间，也日益引起学术界和工业界的极大关注。SoC的 发展日新月异，基于SoC的开发平台，分享IP核开发与系统集成成果成为IT行业发展的重要趋势，在此过 程中价值链重整导致产品发展技术在关注面积、延迟、功耗的基础上，向高成品率、高可靠性、低EMI3 噪 声、低成本、易用性等转移，功耗成为与面积和性能同等重要的设计指标。 在诸如手持和便携设备等产品中，功耗指标甚至成为第一要素[1],如笔记本电脑、PDA 、移动电话等时 尚消费和商务类电子产品，对电池的供电时间要求越来越高，高功耗成为延长电池使用时间突出的制约因 素。SoC技术的发展使得所有的处理部件集成到单个芯片成为可能，这些处理部件可以包括多个不同的处 4 5 理器核，不同的功能模块如DMA ，USB 等，以及访存单元甚至模拟单元。SoC芯片中包含了如此众多的 部件，其功耗会全部转化成热能，使芯片工作温度升高，加剧硅失效，导致可靠性下降，而快速散热的要 求又会导致封装和制冷成本提高，设备体积和重量增加。低功耗设计是一个关键且复杂的课题，低功耗设 计与评估技术已成为SoC的重大挑战问题之一。 在集成电路发展的历史上，通过单纯在工艺上减小器件尺寸和降低工作电压来降低功耗已经发挥了很 大的作用，不过器件尺寸和工作电压已经逐渐接近其物理极限。随着工艺技术的不断进步和电路集成度的 不断提高，功耗已经开始成为纳米设计领域所面临的最严峻的挑战。其中漏电功耗所占的比例将逐步扩大， 从 0.13 微米开始逐渐明显，到 45 纳米时将超过动态功耗，占总功耗的一半以上[2] 。因此越来越多的精力 将转向漏电功耗（静态功耗）的研究。在当前超深亚微米工艺下的SoC设计过程中，需要在系统级、体系 结构级、RTL级 、门级，以及最后的版图级的协同设计，才能同时兼顾提高性能和减少功耗。 就当前的研究来看，降低功耗的重点都放在降低动态功耗上，这方面的技术发展相对成熟，而静态功 耗在设计中一直被忽视，由于工艺发展的需要，在不远的将来这种情况会有很大改变。 本文在第二部分分析了SoC低功耗基础研究内容，第三部分对当前主要的低功耗设计技术加以介绍， 随后的第四部分是介绍功耗的评估技术及用于功耗评估的主流EDA6 工具，第五部分展望了低功耗技术未 来的发展趋势，最后是本文的结论。 2 SoC 低功耗基础研究内容 低功耗研究都从分析功耗的来源入手，主要立足于晶体管级，CMOS功耗可分为三部分，一部分是电 1 Input Vector Control 2 Computer, Communications and Consumer electronics 3 Electro Magnetic Interference 电磁干扰 4 Direct Memory Access 内存直接访问 5 Universal Serial Bus 通用串行总线 6 Electronic Design Automation 路在对负载电容充电放电引起的动态功耗，另一部分是由CMOS 晶体管在跳变过程中的短暂时间内，P管 和N管同时导通而形成电源和地之间的短路电流造成的功耗，第三部分是由漏电流引起的静态功耗。式（1）、 [1] （2 ）是SoC功耗分析的经典公式 ： P P P +