数字逻辑设计基础(何建新)第7章.ppt

边沿D触发器 电路结构、逻辑符号 7.4触发器逻辑功能的转换 公式法转换 ① 分别写出转换前后触发器的特性方程 ② 比较两个触发器的特性方程，求出转换电路的逻辑表达式 ③ 画出逻辑电路图 7.5 边沿JK触发器的HDL描述 library ieee； use ieee.std_logic_1164.all； entity jkcfq is port(j，k，clk：in std_logic； q，qb：out std_logic)； end entity jkcfq； architecture art of jkcfq is signal q_s，qb_s：std_logic； begin process(clk，j，k) is begin if (clkevent and clk=‘1’) then 本章小结 触发器是具有记忆功能的基本逻辑单元，它有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变 触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据 根据逻辑功能不同，触发器可分为：RS触发器、JK触发器、 D触发器、T触发器和T′触发器 同步触发器的特点 同步触发器的触发方式为电平触发式 同步触发器的共同缺点是存在空翻 　　触发脉冲作用期间，输入信号发生多次变化时，触发器输出状态也相应发生多次变化的现象称为空翻。 空翻可导致电路工作失控。 指时钟脉冲信号控制触发器工作的方式 CP = 1 期间翻转的称正电平触发式； CP = 0 期间翻转的称负电平触发式。 7.3 边沿触发器 边沿JK触发器电路、符号 1 边沿 JK 触发器工作原理分析 当 =0、 =1时，门A、B均输出0， ，门G4输出为1，因此门C输出为1， 实现异步置0。 当 =1、 =0 时，门C、D均输出0， 门G3输出为1，因此门B输出为1， ，实现异步置1。 在 、 条件下 当CP=0，与非门 G3、G4封锁，不接收J、K信号输入，其输出为1，与门A、D被封锁，使触发器的状态保持不变。如触发器原状态为Q=0、/Q=1，则与门C输入全1，输出 ，与门A和B输入都有0，输出 2 当 CP =1 时，与非门G3、G4打开，接收 J、K信号输入 触发器的输出仍保持不变 边沿 JK 触发器工作原理分析 2 边沿 JK 触发器工作原理分析 在CP 由1到0时，CP信号是直接加到与门 A、D输入端，但G3 、G4的输出 S和R需要经过一个与非门延迟才能变为1。设 为G2在这一瞬间的输出，则 S 、R 在没有变为1以前，维持CP下降前的值 式1 代入式1得 将R、S代入上式，得 显然，这是JK 触发器的特征方程。 由以上分析可知，在CP=0及 CP =1期间，触发器状态均维持不变，只有时钟下降沿到达时刻的J、K值才能对触发器起作用，并引起翻转，实现了边沿触发JK触发器的功能。 2 CP 触发的边沿 JK 触发器 具有异步端的 边沿 JK 触发器 Q Q 1J J CP 1K K R S C1 RD SD Q Q 1J J CP 1K K R S C1 RD SD 异步端低电平有效 异步端高电平有效 R RD R RD S SD S SD 异步端低电平有效边沿JK触发器功能表 CP 出发的边沿 JK 触发器 维持-阻塞D触发器的逻辑功能与同步D触发器的功能相同，因此，特性表和真值表也相同。区别在于维持-阻塞D触发器只有在CP上升沿到达时刻才有效 1 CP 触发的边沿 D 触发器 执行 Qn+1 = D 1 1 ↑ 1 1 在 CP ? 时刻 0 0 ↑ 1 1 Qn × 1 1 1 保持不变 Qn × 0 1 1 禁 用 不定态 × × 0 0 异步置 1 1 × × 0 1 异步置 0 0 × × 1 0 说 明 Qn+1 D CP SD RD 异步端低电平有效的上升沿触发式 D 触发器功能表 具有异步端边沿 D 触发器 2 边沿 D 触发器逻辑符号、功能表 (1) 弄清时钟触发沿是上升沿还是下降沿？ (2)弄清有无异步输入端？异步置 0 端和异步置 1 端是低电平有效还是高电平有效？ (4) 边沿触发器的逻辑功能和特性方程与同步触发器的相