一种改进的全数字锁相环设计.PDFVIP

一种改进的全数字锁相环设计 李肃刚 1 ,2 1 杨志家 1 （中国科学院沈阳自动化研究所， 辽宁 沈阳 110016） 2 （中国科学院研究生院， 北京 100039） 摘 要：本文在介绍了经典全数字锁相环（all digital PLL, ADPLL）的基础上，提出了具 有捕获锁定未知输入信号频率功能的 ADPLL，使用方便，应用广泛。本文详尽的描述了系统 的工作原理和关键部件的设计，通过计算机进行了仿真验证，并在可编程逻辑器件（FPGA） 中予以实现。 关键词：全数字锁相环（ADPLL） 鉴频器 异或门鉴相器（XORPD）鉴频鉴相器（PFD） 中图分类号：TP273 文献标识码：B An Improved All Digital Phase-locked Loop Design LI Su-gang1,2 YANG Zhi-jia1 Abstract: This paper describes the theory and the developing state of the All Digital Phase-Locked Loop (ADPLL) firstly, and presents a new type of ADPLL, which can be applied under the environment of different and unknown signal frequencies. It also introduces the principle of the system and the implementation of the key parts of the design. Finally, it gives the simulation results in PC and the implementation in FPGA. Key words: All Digital Phase-Locked Loop(ADPLL), Frequency Detector, XOR Phase Detector(XORPD), Phase-Frequency Detector(PFD) 1. 引言 锁相环路（Phase-Locked Loop, PLL）是一个能够跟踪输入信号相位的闭环自动控制系 统[2]，是由鉴相器、环路滤波器和压控振荡器三个基本部分组成的一个负反馈环路，用于实 现两个信号的相位同步。其广泛用于通信、无线电及电力系统自动化等领域，实现信号处理、 调制解调、时钟同步、倍频、频率综合等功能。 在目前的全数字锁相环中，只有 74XX297型 ADPLL 芯片是用HDL 语言来实现的[1] [2][3]， 在其改进的类似设计中[4][5][6]，都是在已知输入信号的频率的前提下，对 ADPLL 编写 N 模计 数器的数值，从而得到需要的输出信号。本文提出了一种改进的设计，能够完全使用硬件描 述语言（HDL）来实现全数字逻辑电路，达到对输入信号的快速捕获和锁定，增加了独特的 鉴频模块；采用鉴频鉴相器，替代了原有的异或门鉴相器和边沿鉴相器；调整滤波计数器以 适应鉴频鉴相器的需要，使 PLL 能够适应不同频率、不同相位差的复杂信号环境，使用更加 方便，应用更加广泛。 2. 改进全数字锁相环体系结构与工作原理 2.1 经典锁相环 传统的锁相环其各个部件都是由模拟电路实现的，一般由鉴相器（Phase Detector, PD）、 环路滤波器(Loop Filter, LF)与压控振荡器（Voltage-Controlled Oscillator, VCO）三 个电路部件组成。随着数字技术的发展，全数字锁相环（All Digital Phase-Locked Loop, ADPLL）逐步发展起来。其中 74XX297 是出现最早，应用最广的一款全数字锁相环芯片。该 系统包括鉴相器，K模计数器，脉冲删减电路和N模计数器组成，其中鉴相器有异或门（XORPD