第十三讲 边沿触发器及其功能变换000.ppt

第 13 讲 课时授课计划 课 程 内 容 Digital Logic Circuit 第13讲 边沿触发器及触发器功能变换 Anhui University of Technology 安徽工业大学计算机学院 内容：1.边沿触发器 2.主从触发器 目的与要求： 1. 掌握触发器的边沿触发方式和主从触发方式。 2. 掌握各种逻辑功能的触发器：RS、D、JK、T、 T′的逻辑功能。 3. 掌握查手册了解MSI触发器的逻辑功能和性能 的方法。 重点与难点： 1. 正确理解触发器的逻辑功能和触发方式。 2. 熟练掌握触发器的特性方程。 难点：触发方式、特性表、驱动表的正确理解。 课堂讨论： D 触发器的特性方程中没有出现Q n，那么它 是时序电路吗？ 复习（提问）： 时序电路的一些基本概念复习：现态、次态、 0/1状态、复位端、置位端、低电平有效、RS 触发器的特性表、驱动表、特性方程、状态转 换图。 本节中，不详细分析触发器具体电路的工作原理，只简单了解即可。因为集成触发器的学习以应用为主，不强调内部电路。 重点：逻辑功能、触发方式。 克服空翻→边沿触发方式和主从触发方式 边沿触发器 为何要用边沿触发器？ 同步触发方式存在空翻，为了克服空翻。 边沿触发器只在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，它没有空翻现象。 边沿触发器主要有维持阻塞D触发器，边沿JK触发器、CMOS边沿触发器等。 以下各边沿触发器的具体电路不详细分析其工作原理，只简单了解即可。因为集成触发器的学习以应用为主，不强调内部电路。 TTL边沿触发器 1.电路结构 逻辑符号中“^”表示边沿触发输入。 加小圆圈：表示下降沿有效触发。 不加小圆圈：表示上升沿有效触发。 TTL边沿JK触发器逻辑图和逻辑符号 2.逻辑功能 式中：Q n+1为CP下降沿到来后的状态；其余为CP到来前的状态。 工作过程： 在CP等于0期间，与非门3、4及与门A、D均被封锁，基本触发器（门1、2）经过门B、C处于保持状态，输入数据J、K不会被接收。 在CP等于1期间，基本触发器可以通过与J、K无关的与门A、D而处于保持状态，此时J、K数据能经门3、4到达与门B、C的输入端，但它无法进入基本触发器。如，若触发器的原始状态为Q=0，那么此时的门4被Q=0封锁，经门3到达门B的输入的输入数据将会被门A的“1”输出封锁在与或非门1之外，从而使B门的输入不能进入基本触发器。 当CP的负跳变来到时，就会产生两方面的情况。首先，CP将关闭门A、D，从而破坏了基本触发器保持状态的条件，使已进入与门B或C的数据能进入基本触发器。随后，CP的负沿封锁了门3、4，从而把与门B、C打开，又使基本触发器通过门B、C处于保持状态。然而，基本触发器能否可靠地翻转，取决于内部一些门的延迟时间。若电路参数选得合理，使与门A、D关闭较快，使门3、4关闭时间较慢，并且基本触发器翻转较快，那么在门A、D关闭的同时，进入B、C的输入数据在基本触发器翻转稳定后，门3、4输出信息才消失，这样，触发器才能可靠地接收数据。 由于CP正跳变来到时，CP要打开与门A、D和与非门3、4。如果使门A、D的开启比与非门3、4的开启快，就能确保CP正跳变来到时触发器仍处于保持状态，否则触发器就要接收数据。 上图所示的触发器就是利用门A、D的开启快于门3、4的开启；门A、D的关闭快于门3、4的关闭以及基本触发器翻转较快来实现负沿触发的。 演示 3.具有直接置0和置1端的边沿JK触发器 下图为下降沿触发的边沿JK触发器74LS112。置0（ ）置1（ ）端均为低电平有效，异步方式（不受CP的影响）。 异步置位端与门3、4相连的原因，以置0端为例： 假设在置0信号作用期间J=1，若 只和C、D相连而不与门3相连，则当CP负跳变来到时，门A输出的负跳变就一定比门B输出的正跳变提前来到，于是在Q端就会出现一个正向的尖峰脉冲信号。 若用 信号去封锁门3，那么CP的负跳