原码一位乘法器的设计.docVIP

第1章 总体设计方案 1.1 设计原理 原码一位乘乘法器中用三个寄存器X，Y和BFJ分别存放被乘数，乘数和部分积。乘法运算开始时， BFJ寄存器被清零，作为初始部分积。被乘数放在X寄存器中，乘数放在Y寄存器中。实现部分积和被乘数相加是通过X送加法器和Y送加法器，在加法器中完成的。加法器的输出经过移位电路向右移一位送入BFJ寄存器中。Y寄存器是用移位寄存器实现的，其最低位用作Y送加法器的控制命令。因为原码一位乘是通过乘数的最低位是1还是0来确定加数的，当乘数的最后一位为1的时候，部分积加上被乘数，当乘数的最后一位为0的时候，部分积加上0。加法器最低一位的值，在右移的过程中将被移入Y寄存器的最高数值位，这样就使积的低位部分被保存在Y寄存器中，最开始的乘数在逐位右移的过程中不断丢失，直到移位结束。乘法运算完成以后BFJ寄存器中保存的数值是乘积的高位部分， Y寄存器即乘数寄存器中保存乘积的低位部分。 1.2设计思路 实现原码一位乘乘法的逻辑框图如图1.2所示， BFJ存放部分积， X存放被乘数，Y存放乘数。 一个实现一位原码乘法运算的运算器可以由一个被乘数寄存器，一个乘数寄存器，一个部分积寄存器，一个加法器，一个计数器，二选一选择电路以及移位电路七个模块构成。顶层的乘法器模块采用原理图设计输入方式。 被乘数寄存器模块中X为被乘数输入端，LOAD为数据打入电平，CLK为输入脉冲，XOUT为数据输出端口。 乘数寄存器模块中Y为乘数输入端，LOAD为数据打入电平，CLK位输入脉冲，INPUT为部分积最低位输入端，YOUT为数据输出端口，LOWBIT为数乘数最低位输出端。 部分积寄存器中IN为部分积右移一位以后的数据输入端，CLR为清零电平，CLK为输入脉冲，HIGH为加法器的进位输入端，OUT为部分积右移一位后数据输出端。 图1.2实现原码一位乘法的逻辑电路框图 计数器模块中CLR为清零端，CLKI为输入脉冲，CLKO为脉冲输出。 二选一选择电路中IN为被乘数输入端口，CTR为控制信号输入。OUT为数据输出。 二选一选择电路模块用原理图输入方式，被乘数寄存器，乘数寄存器，部分积极寄存器和计数器模块采用verilog HDL语言设计输入方式。 首先，单独调试仿真每个模块，确定在没有错误以后，再对整个运算器模块进行仿真。在没有错误的前提下，生成furui.bit文件下载到XCV200可编程逻辑芯片中经硬件测试验证运算结果。 1.3 设计环境 ·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。 ·EDA环境：Foundation 3.1设计软件。 第二章详细设计方案 2.1 顶层方案图的设计与实现 顶层方案图实现原码一位乘法运算的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。 2.1.1创建顶层图形设计文件 顶层图形文件主要由两个数据输入端，一个脉冲输入端，一个启停控制端，一个数据输出端组成。定点原码一位乘乘法器的顶层原理图见图2.1。 2.1.2器件的选择与引脚锁定 （1）器件的选择 硬件设计环境基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，采用目标芯片为Xlinx XCV200可编程逻辑芯片。 （2）引脚锁定 把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，原理图中各信号及Xlinx XCV200芯片引脚对应关系如下表： 原理图信号 芯片管脚 原理图信号 芯片管脚 X7 P94 OUTHIGH7 P236 X6 P95 OUTHIGH6 P237 X5 P96 OUTHIGH5 P238 X4 P97 OUTHIGH4 P3 X3 P100 OUTHIGH3 P4 X2 P101 OUTHIGH2 P5 X1 P102 OUTHIGH1 P6 X0 P103 OUTHIGH0 P7 Y7 P79 OUTLOW7 P215 Y6 P80 OUTLOW6 P216 Y5 P81 OUTLOW5 P217 Y4 P82 OUTLOW4 P218 Y3 P84 OUTLOW3 P220 Y2 P85 OUTLOW2 P221 Y1 P86 OUTLOW1 P222 Y0 P87 OUTLOW0 P223 CLR P73 CLK P213 2.2第二层方案图的设计与实现 第二层图形文件主要由两个数据输入端，一个脉冲输入端，一个启停控制端，一个数据输出端以及相对应的被乘数寄存器模块，乘数寄存器模块，部分积寄存器模