基于FPGA的快速阵列乘法器的实现.doc

基于FPGA的阵列乘法器的设计与实现 作者：朱世宇 单位：重庆工业自动化仪表研究所 摘要：本文先对乘法器进行了分析，然后用现场可编程门阵列(FPGA)实现了阵列乘法器，并分析了设计原理。 关键词：乘法器 现场可编程逻辑门阵列 标准硬件描述语言 电子设计自动化 Abstract: This paper analyzed the operation of multiplier unit first, then realized array multiplier with FPGA, and described the design principle. Keywords: multiplier unit FPGA VHDL EDA 0 引言 乘法是运算中的基本算法，应用也最为广泛。在计算机中乘法最基本的操作就是移位相加，各类乘法最终都要归结为这一点。早期计算机中为了简化硬件结构，采用串行的移位乘法方案，即多次执行“加法—移位”操作来实现。这种方法并不需要很多器件。然而串行方法毕竟太慢，自从大规模集成电路问世以来，出现了各种形式的并行乘法器，一部分即为流水式阵列乘法器。 1 二进制乘法器 设有两个不带符号的位二进制整数： 它们的乘积用X和表示，按“手工计算”的方法给出就是： 从中可以看出，只要，输入量X就随着k的位置连续地变化，然后累加。如果，就可以忽略相应的转换相加。 以为例，可以知道N=8，X=9，A当k由0开始递增时，对A的位进行分析，，则；，则；…，则。同时，将计算结果：9，0，0，72，0，0，576，1152进行累加。最终各部分结果之和即为的乘积1809。 1.1 移位乘法器 移位乘法器计算过程为：将A依次向右移一位，并检查其最低位，如果不为零，则将X与部分和相加，然后将X向左移一位；如果为零，则仅仅将X向左移一位。移位时，X的低端和A的高端均补零。 可以看出由于第一个操作数X是并行形式的，而第二个操作数A是逐位形式的，所以刚才描述的乘法器也称为串行/并行乘法器。如果两个操作数都是串行的，那么这一结构称为串行/串行乘法器。这样的乘法器只需要一个全加器，但是计算乘积所需的时间更长。 1.2 阵列乘法器 移位乘法器是通过牺牲时间来降低复杂性，还有一种方法通过增加复杂性来换取速度，称之为“阵列”，或者叫并行/并行乘法器。 在位不带符号整数的阵列乘法中，每一个部分乘积项（位积） 叫做一个被加数。这个被加数{}可以用个与门并行地产生，并且并行提交给个加法器单元的加法器阵列。图1给出了一个位阵列乘法器逻辑电路。 图1 4位阵列乘法器 该乘法器的总的乘法时间可以估算如下：令为与门的传输延迟时间，为全加器(FA)的进位传输延迟时间，假定用2级“与非”逻辑来实现FA的进位链功能,那么我们就有： 因而得位不带符号的阵列乘法器总的乘法时间Ts为： 这种乘法器要实现位时，需要个全加器和个与门。故可以看出，阵列乘法器相对于移位乘法器大大增加了复杂性，但却缩短了时间。 2 FPGA技术 FPGA是一类称为现场可编程逻辑(field-programmable logic, FPL)器件中的一员。50多年前，匈牙利数学家Neumann提出了电脑的设计构想，通过中央处理器从存储器中存取数据，并逐一处理各项任务。现在，通过采用可编程芯片FPGA取代微处理器，电脑可并行处理多项任务。尽管FPGA芯片的时钟频率要低于奔腾处理器，但是由于FPGA芯片可并行处理各种不同的运算，所以可完成许多复杂的任务。例如网页显示，全球天气建摸及基因组合核对等，而且处理速度比奔腾处理器或数字信号处理器快得多。 2.1 VHDL VHDL（VHSIC hardware description language，超高速集成电路硬件描述语言），由美国国防部（DOD）制定，是以文本形式来描述数字系统硬件结构和行为，是一种用形式化方法来描述数字电路和系统的语言。 本文通过VHDL语言来描述，使图1所示的4位阵列乘法器的逻辑电路在FPGA芯片中实现。其代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY mul_ser IS PORT( SIGNAL clk : IN STD_LOGIC; SIGNAL rst : IN STD_LOGIC; SIGNAL multiplier : IN STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL product : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END mul_ser; ARCHITECTURE Beh