恢复余数法定点原码一位除法器的方案设计书.docVIP

**************** 课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：恢复余数法定点原码一位除法器的设计 院（系）：************* 专 业：************* 班 级：************* 学 号：************* 姓 名：************* 指导教师：************* 完成日期：*************  目 录 第1章 总体设计方案 1 1.1 设计原理 1 1.2 设计思路 1 1.3 设计环境 3 第2章 详细设计方案 4 2.1 顶层方案图的设计与实现 4 2.1.1创建顶层图形设计文件 4 2.1.2器件的选择与引脚锁定 5 2.1.3 编译、综合、适配 6 2.2 功能模块的设计与实现 6 2.2.1寄存器模块的设计与实现 6 2.2.2数据选择器模块的设计与实现 8 2.2.3补码器模块的设计与实现 12 2.2.4加法器模块的设计与实现 13 2.2.5移位寄存器模块的设计与实现 15 2.3 仿真调试 18 第3章 编程下载与硬件测试 20 3.1 编程下载 20 3.2 硬件测试及结果分析 20 参考文献 22 附 录（电路原理图） 23 第1章 总体设计方案 1.1 设计原理 定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。 上述计算方法要求加法器的位数为除数位数的两倍。但分析后，会发现右移除数，可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的0，对运算不会产生任何影响。另外，上商0还是1是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还是为正来确定。当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数为原来的正值之后再将其左移一位。若减得的差为0或为正值时，就没有恢复余数的操作，上商为1，余数左移一位。 1.2 设计思路 恢复余数法定点原码一位除法器的整体设计主要包含五个部分，分别是寄存器、数据选择器、补码器、加法器以及移位寄存器。 寄存器 数据选择器选择数据寄存器：寄存被除数X和余数的其中一个，6位二进制数（包含2位符号位），D触发器，上升沿触发； 除数寄存器：寄存除数Y，6位二进制数（包含2位符号位），D触发器，上升沿触发； 余数寄存器：寄存余数，6位二进制数（包含2位符号位），D触发器，上升沿触发； 数据选择器 选择器A：“与”门逻辑电路，选择输出0和除数Y的其中一个。当输入低电平时，输出0；当输入高电平时，输出除数Y； 选择器B：“与”门逻辑电路，选择输出被除数X和余数的其中一个。当输入低电平时，输出被除数；当输入高电平时，输出余数； 补码器：将除数Y的4位有效二进制数取反加一，求其[Y]补； 加法器 加法器A：将数据选择器选择数据寄存器中的值和[–Y]补求和，判断结果正负，决定上商0还是上商1； 加法器 B：若加法器A中的结果为负，将结果加除数Y，恢复余数； 移位寄存器 移位寄存器：实现移位功能，将被除数（余数）左移； 商移位寄存器：寄存每一次计算所得的商，依次左移得到最终结果商。 恢复余数法定点原码一位除法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到FPGA XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。 其原理框图如图1.1所示。 图1.1 恢复余数法除法器的原理框图 1.3 设计环境 硬件环境：伟福COP2000型计算机组成原理实验仪、FPGA实验板、微机； EDA环境：Xilinx Foundation F3.1 设计工具、COP2000仿真软件。 第2章 详细设计方案 2.1 顶层方案图的设计与实现 设计采用自上而下的设计方法，顶层方案图实现恢复余数法定点原码一位除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于FPGA XV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到FPGA XV200指定的引脚上去，实现芯片的引脚锁定。 2.1.1创建顶层图形设计文件 顶层图形文件主要由三个寄存器模块（U2、U5、U7）、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块组装而成的一个完整的设计实体。可利用Xilinx Foundation F3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。 图2.1 定点原码一位除法器顶层图形文件