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技术文章 MS-2677 1 JESD204B子类(第二部分) ：子类 一切器件均不满足SYSREF捕获的设置和保持时间要求 。 当系统中器件时钟的分布偏斜不受控时便会发生；它会使 1与子类2系统考虑因素 最多一个器件的时钟(DCLK)产生不确定性。这种不确定性 作者：Del Jones ，ADI公司高速转换器部门应用工程师 会叠加到SYSREF分布偏斜中(DSSYSREF) ，形成总DLU 。 简介 DLU = DS + T SYSREF DCLK 在“JESD204B子类(第一部分) ：JESD204B子类简介与确定性 DSSYSREF 是系统中SYSREF的最早到达时间以及SYSREF的最 延迟”一文中，我们总结了JESD204B子类和确定性延迟， 迟到达时间之差(针对系统中的全部器件而言) 。在图中， 并给出了子类0 系统中多芯片同步的应用层解决方案详 TSU是½ TDCLK和THOLD is ¼ TDCLK 。最早到达的SYSREF (A)在可 情。本系列的第二部分详细讨论子类1和子类2 的不同之 能的最早时间加以捕获(DCLKA刚好满足设置时间要求) ， 处。具体而言，我们将讨论满足确定性延迟相关的时序要 而最迟到达的SYSREF (N)在可能的最晚时间加以捕获(DCLK 求时遇到的挑战、子类2 中器件时钟速度限值，以及对于 N 刚好不满足设置时间要求) 。因此，相应的LMFC对齐误差 给定的系统应用，采用何种子类效果最佳的相关指导。 等于DSSYSREF + TDCLK 。 子类1 1 为保持DLU概念图示的清晰明了，此处未考虑时钟抖动和工艺、电压以 在子类1系统中，确定性延迟的精度取决于器件时钟和 及温度(PVT)的变化。 SYSREF之间的时序关系，以及系统中这些信号的分布偏 斜。除了SYSREF的设置时间和保持时间要求(TSU和THOLD) ， 应用对于确定性延迟不确定的容忍程度对于定义SYSREF与 器件时钟的应用分布偏斜要求而言至关重要。 精确捕获SYSREF 采用JESD204B接口的转换器具有极高的采样速率。为了降 低系统中的相位噪声，这些转换器通常会使用一个参考时 钟，该参考时钟与JESD204器件时钟相同，其速率等于或 大于采样速率。在很多情况下，该时钟频率为GHz级。在 如此高的速度下，要满足设置和保持时间要求就会变得非 常具有挑战性。为了简化系统设计，对于JESD204B 系统组