嵌入式系统设计 Ch16内部整合电路声音控制器I2S.pdfVIP

嵌入式系統硬體架構設計 第十六章 內部整合電路聲音(I2S)控制器 I2S是一種數位立體音訊協定 ，PXA250與PXA210應用程式處理器的I2S控制器(I2SC) 功能區塊控制I2S連結(I2SLINK) ，I2S連結是一個立體音訊的低電源四支腳位的序列 介面，I2S介面和音訊編碼解碼器‘97 (AC’97)介面可能不能同時使用。 16.1 概觀 I2SC是由緩衝器、狀態暫存器、控制暫存器、平行序列轉換器和計數器組成，使用 在應用程式處理器系統記憶體和一個外部I2S編碼解碼器之間的數位化音訊傳輸。 為了重播放數位化音訊的或合成音訊的產生 ，I2SC從應用程式處理器系統記憶體檢 索數位化音訊取樣且將它們經由I2S連結傳送到編碼解碼器 ，再由編碼解碼器中的外 部數位到類比轉換器轉換音訊取樣成為類比音訊波狀。 為了記錄數位化音訊 ，I2SC從一個編碼解碼器(經由I2S連結)接收數位化音訊取樣且 將它們儲存到應用程式處理器系統記憶體。 I2S控制器支援標準I2S與MSB調整I2S格式 ，控制器以四支或五支腳位連接到一個外 部編碼解碼器： • 一個位元率時脈，能使用一個內部或一個外部來源資料 • 一種格式化或“左/右”控制訊號 • 二個序列音訊腳位，一個做為輸入和另一個做為輸出 • 位元率時脈, 一個選擇系統時脈也由I2SC傳送到編碼解碼器 I2S資料能夠藉由DMA控制器或程式I/O二者之一來儲存到系統記憶體或是從系統 記憶體取得資料。 對於I2S系統 ，需要額外的腳位來控制外部編碼解碼器 ，一些編碼解碼器使用一個L3 控制匯流排 ，它需要3個訊號— L3_CLK 、L3_DATA和L3_MODE — 來寫入位元組 到L3匯流排暫存器，I2SC經由一般用途I/O (GPIO)腳位的軟體控制來支援L3匯流排 協定，I2SC不提供L3匯流排協定的硬體控制。 存在二種透過一個序列路徑傳送數位化立體音訊的相似協定：標準I2S與MSB調整 I2S ，二者均可工作在多種時脈率 ，能夠由程式化的分配器或從一個外部時脈源極分 配PLL時脈來獲得，更多關於時脈率的詳情見表14-2, “支援取樣頻率”在 14-6頁 。 16-1 嵌入式系統硬體架構設計 16.2 訊號說明 SYSCLK是I2S單元中所有其他時脈的基礎時脈，SYSCLK由程式化的分配器分配 PLL時脈來產生大約介於2百萬赫茲和 12.2百萬赫茲之間的頻率，這個頻率總是為 256次的音訊取樣頻率，只有在BITCLK組態為輸出時，SYSCLK由應用程式處理器 驅動。 BITCLK支援序列音訊位元率(外部編碼解碼器位元取樣邏輯的基準) ，BITCLK的頻 率是SYSCLK頻率的四分之一和64次的音訊取樣頻率 ，每一個BITCLK週期會傳送或 接收一個序列音訊資料取樣位元。一個單獨的序列音訊取樣包含了“左”邊和“右”邊 訊號，每個取樣含有8 、16或32位元。 SYNC的頻率是BITCLK頻率的64分之一 ，為8千赫茲到48千赫茲的訊號 ，SYNC的狀 態使用來表示目前序列音訊資料取樣是由“左”邊或“右”邊的哪一個通道資料。 SDATA_IN和SDATA_OUT資料腳位使用來傳送序列音訊資料到編碼解碼器或從編 碼解碼器接收序列音訊資料。 表 16-1列出I2S和一個外部編碼解碼器裝置之間的訊號 表 16-1. 外部介面到編碼解碼器 名稱 方向 說明 GP32/SYSCLK O 系統時脈= BITCLK * 4 ，只有編碼解碼器能使 用 GP28/BITCLK I 或 O 位元率時脈 = SYNC * 64 GP31/SYNC O 識別 左/右 GP30/SDATA_OUT O 序列音訊輸出資料到編碼解碼器 GP29/SDATA_IN I 序列音訊從編碼解碼器輸入資料 BITCLK能組態為輸入或輸出其中一個，為了設計方向，依循下列這些步驟： 1. 設計SYSUNIT的GPIO方向暫存器(GPDR) ，見4.1.3.2節, “GPIO腳位方向暫存器 (GPDR)” 在4-8頁有關於GPDR的細節 。 2. 設計SYSUN