密码锁verilog课程设计探究.doc

课程设计报告 课程设计题目：4位串行数字密码锁 学 号：201420130326 学生姓名：谢渊良 专 业：通信工程 班 级：1421302 指导教师：钟凯 2017年 1月 5日 1.摘要 随着科技的发展数字电路的各种产品广泛应用，传统的机械锁由于其构造的简单，安全性不高，电子密码锁其保密性高，使用灵活性好，安全系数高，使用方便，将会是未来使用的趋势。本设计使用EDA设计使设计过程廷到高度自动化，其具有强大的设计功能、测试、仿真分析、管理等功能。使用EDA环境完成电路的系统综合设计和仿真。用VHDL可以更加快速、灵活地设计出符合各种要求的密码锁。 本设计基于Verilog HDL语言来设计密码锁，先介绍设计要求和整体设计思想，随后对所使用各模块分别为键盘模块、连接模块、控制模块进行了介绍，给出各个模块的主要代码，在对各个模块的功能进行仿真。 关键字：密码锁 Verilog HDL 2.设计内容 设计一个4位数字密码锁子系统 1.2设计要求 开锁密码为4位二进制，当输入密码与锁内给定的密码一致时，方可开锁。否则进入“错误”状态，发出报警信号。 锁内的密码可调。 串行数字密码锁的报警，直到按下复位开关，才停下。此时，数字密码锁又自动等待下一个开锁状态。 3.系统设计 本设计中，FPGA系统采用硬件描述语言Verilog按模块化方式进行设计，并用modersim软件编写仿真。 3.1键盘模块 键盘电路理想接口图： 0 1 flag Set Reset key_value 设计 本模块采用2×2的扫描键盘电路，对输入信号进行采集，此模块的主要功能是每按下一个按键，flag产生一个矩形波，作为连接模块的触发信号。同时key_value值为所按下键的编码值，与flag一同传入连接模块。 实际设计接口图： b a flag key_value 键盘模块仿真图： 跟据图中所示当输出kevalue：10值的时候，flag出现一个矩形波。 当输出kevalue:11值的时候，flag再次出现上跳沿。实际上，上面的图写的测试文件是有一点错误的，当a扫描到第三个值（01）时，b在实际电路中应该是01而不是11，此时根据程序flag应置为1，当然此时flag本来就是1，不会发生错误。在实际中，时钟频率跳的如此之快，人按一下按键的持续时间还是有的，所以flag应在按键按完后再下降下来。不然多出很多无用的矩形波，这个装置就没用了。 3.2连接模块 连接模块接口图： a_led b_led flag flag2 a keyvalue b c d set reset 设计原理：本连接模块通过flag信号下降沿触发，将keyvalue送入连接模块进行运算，当连续四个0和1键按下时，,b,c,d中，如果按下的是sett置1，如果按下的是reset键，则reset键置1；_led,b_led是灯泡，如果按的是0键，则_led置1。 连接模块仿真图如下： 这里有一个需要注意的点是，当第一次按了0键后马上按reset键，再按一下1键时，a的值是1，而不是0。每次按了reset或set，a,b,c,d都是要重新赋值的，