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2012年届北京大学生集成电路设计大赛 高速设计PCB仿真流程 1 1.1高速信号与高速设计 1 1.1.1 高速信号的确定 1 1.1.2 传输线效应 3 1.2高速PCB仿真的重要意义 3 1.3 基于allegro的仿真设计流程 3 一．设计目的： 6 二．设计原理： 6 1.1.3 1、版图设计的目标： 6 1.1.4 2、版图设计的内容： 6 三．设计规则（Design Rule ）： 6 四．设计内容： 10 五．版图绘制结果： 11 六．版图设计与绘制的体会总结： 13 高速设计PCB仿真流程 本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.5 的PCB仿真流程。 1.1高速信号与高速设计 通常认为如果数字逻辑电路的频率达到或者超50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说1/3），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1 所示。 图1-1 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2 的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 高速信号的确定 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB 设计中由实际布线长度决定。图1－2 为信号上升时间和允许的布线长度(延时)的对应关系。PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。 图1-2 信号上升时间与允许布线长度的关系 设Tr 为信号上升时间， Tpd 为信号线传播延时(见图1－3)。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≤Tr≤4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 图1-3 信号传播延时与上升时间的关系 传输线效应 PCB 板上的走线可等效为图1-4所示的串联和并联的电容、电阻和电感结构。 图1-4 传输线等效电路 基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应： 反射信号 延时和时序错误 多次跨越逻辑电平门限错误 过冲与下冲 串扰电磁辐射 1.2高速PCB仿真的重要意义 从根本上讲，市场是电路板级仿真的强劲动力。在激烈竞争的电子行业，快速地将产品投入市场至关重要，传统的PCB 设计方法要先设计原理图，然后放置元器件和走线，最后采用一系列原型机反复验证/测试。修改设计意味着时间上的延迟，这种延迟在产品快速面市的压力下是不能接受的。 1.3 基于allegro的仿真设计流程 Cadence 板级系统设计的基本流程如图1-5所示： 图1-5 Allegro板级设计流程 基于Cadence Allegro 设计工具的PCB 设计流程图如图1-6所示： 图1-6 Allegro PCB 设计流程 以下是集成电路版图设计的部分流程与感想：(可作为参考) 一．设计目的： 1.通过本次实验，熟悉L-edit软件的特点并掌握使用L-edit软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则 3.掌握数字电路的基本单元CMOS的版图，并利用CMOS的版图设计简单的门电路，然后对其进行基本的DRC检查； 4. 掌握的掩模板设计与绘制。 二．设计原理： 1、版图设计的目标： 版图 （layout） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节省面积，以提高集成度，降低成本； ③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 2、版图设计的内容： ①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ②布线：设计走线，实现管间、门间、单元间的互连。 ③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等