第4章节 组合逻辑电路设计.pptVIP

1101101 0000110 0101 0001 15 1111 1100110 0000110 0100 0001 14 1110 1001111 0000110 0011 0001 13 1101 1011011 0000110 0010 0001 12 1100 0000110 0000110 0001 0001 11 1011 0111111 0000110 0000 0001 10 1010 1100111 0111111 1001 0000 9 1001 1111111 0111111 1000 0000 8 1000 0000111 0111111 0111 0000 7 0111 1111100 0111111 0110 0000 6 0110 1101101 0111111 0101 0000 5 0101 1100110 0111111 0100 0000 4 0100 1001111 0111111 0011 0000 3 0011 1011011 0111111 0010 0000 2 0010 0000110 0111111 0001 0000 1 0001 0111111 0111111 0000 0000 0 0000 个位数 十位数 个位数 十位数 对应的十进制 二进制 输出2：七段显示码 输出1：BCD 输入信号 转换表 数码转换（一）：二进制→十进制 （BCD码） （二）：BCD码→七段显示器码 重点提示： ● 逻辑概念： 当输入为0~9的数，其十位数字为0，个位数=输入。 当输入为10~15的数，十位数为1，个位数=输入-10。 ● 数据类型： 输入为UNSIGNED（3 DOWNTO 0）,因为有减法运算。 输出有两个，分别为十位数（BCD1）、个位数（BCD0 )， 都是BCD码，故定义成STD_LOGIC_VECTOR。 程序范例（程序文件\EDA\ch4_3_1.vhd） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ch4_3_1 IS PORT (A: IN UNSIGNED(3 DOWNTO 0); BCD0,BCD1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEV0,SEV1: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END ch4_3_1; 接下页 ARCHITECTURE a OF ch4_3_1 IS SIGNAL XC: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(A) BEGIN IF A10 THEN BCD1=0000; BCD0=STD_LOGIC_VECTOR(A); SEV1=0111111; XC=STD_LOGIC_VECTOR(A); ELSE BCD1=0001; BCD0=A-10; SEV1=0000110; XC=STD_LOGIC_VECTOR(A)-10; END IF; END PROCESS; 接下页 如果A10，则十位数部分直接填入1；个位数部分直接等于A-10 A声明为UNSIGNED，故兼具逻辑信号与数值信号的特性。此语法的作用是将A以逻辑信号类型传送至XC --将BCD码解成七段显示器用码 SEV_SEGMENT:BLOCK BEGIN SEV0=0111111 WHEN XC=0000 ELSE 0000110 WHEN XC=0001 ELSE 1011011 WHEN XC=0010 ELSE 1001111 WHEN XC=0011 ELSE 1100110 WHEN XC=0100 ELSE 1101101 WHEN XC=0101 ELSE 1111101 WHEN XC=0110 ELSE 0000111 WHEN XC=0111 ELSE 1111111 WHEN XC=1000 ELSE 1101111 WHEN XC=1001 ELSE 0000000; END BLOCK SEV_SEGMENT; END a; 与真值表对应