第51章节 图形设计方法.ppt

EDA技术与VHDL 第6章 图形设计方法 6.1 设计初步 6.1 设计初步 6.1 设计初步 6.1 设计初步 6.1 设计初步 6.1 设计初步 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 6.2 应用宏模块的原理图设计 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 * KX康芯科技 * KX康芯科技 1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘 图6-1 元件输入对话框 KX康芯科技 3. 将设计项目设置成可调用的元件 图6-2 将所需元件全部调入原理图编辑窗并连接好 4. 设计全加器顶层文件 图6-3 连接好的全加器原理图f_adder.bdf 5. 将设计项目设置成工程和时序仿真 图6-4 f_adder.bdf工程设置窗 5. 将设计项目设置成工程和时序仿真 图6-5 加入本工程所有文件 5. 将设计项目设置成工程和时序仿真 图6-6 全加器工程f_adder的仿真波形 6.2.1 测频计数器设计 图6-7 含有时钟使能的两位十进制计数器 6.2.1 测频计数器设计 图6-8 两位十进制计数器工作波形 6.2.2 频率计主结构电路设计 图6-9 两位十进制频率计顶层设计原理图文件 6.2.2 频率计主结构电路设计 图6-10 两位十进制频率计测频仿真波形 6.2.3 时序控制电路设计 图6-11 测频时序控制电路 6.2.3 时序控制电路设计 图6-12 测频时序控制电路工作波形 6.2.4 顶层电路设计 图6-13 频率计顶层电路原理图 6.2.4 顶层电路设计 图6-14 频率计工作时序波形 6-1. 用74148和与非门实现8421BCD优先编码器，用3片74139组成一个5-24线译码器。 6-2. 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。 6-3. 设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 6-4. 设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。 6-5. 用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。 6-6. 应用4位全加器和74374构成4位二进制加法计数器。 6-7. 用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。 如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 6-8. 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。 6-9. 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 6-10. 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。 6-11. 用74161设计一个97分频电路，用置0和置数两种方法实现。 6-12. 某通信接收机的同步信号为巴克码1110010。设计一个检测器，其输入为串行码x，输出为检测结果y，当检测到巴克码时，输出1。 6-1. 用原理图输入法设计8位全加器 (1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 (2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照6.1节介绍的方法来完成。 (3) 实验内容1：按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2