VHDL程序设计教程(4)山东大学 曾繁泰.pptVIP

[例4-17]仿真调试程序的断言语句用法 * 山东大学 曾繁泰 * ARCHITECTURE example of assert OF Simulation IS BEGIN ASSERT False --断言条件 REPORTThis state ment will be executed only once at the beginning of simulation --报告信息 SEVERITY NOTE； --出错级别 P2： PROEESS --等价被动进程无敏感表 BEGIN ASSERT False --断言条件 REPORT This Statement Will be executed only once at the beginning of simulation --报告信息 SEVERITY NOTE； --出错级别 WAIT； --由WAIT同步 END PROCESS P2； END ARCHITECTURE example Of assert； 作业 * 山东大学 曾繁泰 * 上机编程： 题3，题4，题5，题6，题7，题8 注：量力而行，保证质量，尽量多练习。 4.3.3 LOOP语句 * 山东大学 曾繁泰 * LOOP语句使程序能进行有规则的循环，循环次数受迭代算法控制。LOOP语句常用来描述位片逻辑及迭代电路的行为。 1. FOR - LOOP语句 2. WHILE - LOOP语句 3. NEXT - LOOP语句 4. EXIT - LOOP语句 4. EXIT - LOOP语句 * 山东大学 曾繁泰 * FOR - LOOP语句的书写格式为： [标号]：FOR 循环变量 IN 离散范围 LOOP 顺序处理语句 END LOOP [标号]； 上述格式中，循环变量的值在每次循环中都会发生变化。离散范围表示循环变量在循环过程中的取值范围。 [例4-10]FOR-LOOP语句的应用 * 山东大学 曾繁泰 * ENTITY parity _ check IS PORT(a:IN STD_LOGIC_VECTOR (7 DOWNTO 0); y:OUT STD_LOGIC); END parity _ check; ARCHITECTURE example _ LOOP OF parity _ check IS BEGIN P1:PROCESS(a) VARIABLE tmp : STD_LOGIC; BEGIN tmp :=0; FOR i IN 0 TO 7 LOOP tmp := tmp xor a(i); END LOOP; y = tmp; END Process P1; END example _ LOOP; 2. WHILE - LOOP语句 * 山东大学 曾繁泰 * WHILE - LOOP语句书写形式为： [标号]：WHILE 条件 LOOP 顺序处理语句 END LOOP [标号]； 在WHILE-LOOP形式的循环语句中，条件为真执行顺序处理语句；条件为假结束循环。 [例4-11]WHILE-LOOP语句的应用举例 * 山东大学 曾繁泰 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY parity_check IS PORT(a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUT STD_LOGIC); END parity_check; ARCHITECTURE example_while OF parity_check IS BEGIN P1: PROCESS(a) VARIABLE tmp: STD_LOGIC; VARIABLE i : integer; BEGIN tmp :=0; i := 0; pari: WHILE (i 8) LOOP tmp := tmp XOR a(i); i := i+1; END LOOP pari; y = tmp; EN