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2017-09-22 发布于湖北
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基于DE2的数字钟设计

华中科技大学电子线路设计实验报告 FPGA 数字钟班级: 自动化0905 姓名: 余陆洋学号: U200914361 实验组别: 2 一、实验目的 1.掌握可编程逻辑器件的设计输入、编译、仿真和器件编程； 2.熟悉一种EDA 软件使用与实验系统介绍； 3.掌握Verilog HDL 设计方法；二、实验要求 1.具有“秒”、“分”、“时”计时功能，小时按24 小时制计时。 2.具有校时功能，能够对“分”和“小时”进行调整。 3.具有整点报时功能。在59 分51 秒、53 秒、55 秒、57 秒发出低音 512Hz 信号，在59 分59 秒时发出一次高音1024Hz 信号，音响持续1 秒钟，在1000Hz 音响结束时刻为整点。 4.进制转换，小时改为12 进制，即由1……12。 5.输出显示，外电路提供3 路时钟信号和译码显示电路。 6.选做内容（3 分）： (1)任意闹钟（1 分） (2)小时计数器12 翻1/23 翻0 可切换（1 分） (3)报整点时数（1 分）三、实验条件 1. 实验仪器电脑一台 1 / 24 2. 实验软件及开发板 Quartus9.1，DE0 板一块四、实验设计 1. 设计调试图文本输入层次化设计修改编译是否正确？ No 确？管脚分配重新编译 No 时序仿真正确形成下载文件硬件测试 No 是否正确？结束 2 / 24 2. 总体设计数字钟电路系统由主体电路和扩展电路两大部分所组成 3. 具体框图 4. 主模块 //******************* main.v ********************// module main(digshow0,digshow1,digshow2,digshow3,flag1,flag2,key,out,clko ut,tout,clock,showclock,CP50M,changehour); input CP50M,flag1,flag2,clock,showclock,changehour;