CPLD实现DDS频率计.docVIP

基于STC89C51和CPLD实现的DDS与频率计 键盘输入 DDS STC89C51 LCD1602显示电路 频率计 系统框图 功能描述：以STC89C51为控制核心，实现任意频率值fa（小于10KHz）的输入，经单片机出来后，生成相应的频率字，然后送给DDS模块，DDS模块开始工作，生成以频率值fs；但键盘测频键按下后，单片机控制频率计，让其开始控制，频率计输出值送回单片机处理，得出测量到的频率值fc，最后单片机控制LCD1602显示人为输入的频率值fa和频率计测得的频率值fc，两个值的差异可以直观的显示出系统的误差。 基于CPLD/FPGA的DDS原理图如下： 基于CPLD/FPGA的频率计的原理图如下： DDS模块代码： （1）MUX832 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX832 IS PORT( DATAINN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); clk : in std_logic; DATAOUTT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); SELL :IN STD_LOGIC_VECTOR(1 DOWNTO 0)); END MUX832; ARCHITECTURE behav OF MUX832 IS BEGIN PROCESS(SELL,DATAINN,clk) BEGIN if clkevent and clk=1 then CASE SELL IS WHEN 00 = DATAOUTT(7 DOWNTO 0) = DATAINN; WHEN 01 = DATAOUTT(15 DOWNTO 8) = DATAINN; WHEN 10 = DATAOUTT(23 DOWNTO 16) = DATAINN; WHEN 11 = DATAOUTT(31 DOWNTO 24) = DATAINN; END CASE; end if; END PROCESS; END behav; （2）32位加法器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER32B IS PORT ( A: IN STD_LOGIC_VECTOR(31 DOWNTO 0); B: IN STD_LOGIC_VECTOR(31 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END ADDER32B; ARCHITECTURE behav OF ADDER32B IS BEGIN S=A+B; END behav; （3）32位寄存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END REG32B; ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LOAD,DIN) begin IF LOADEVENT AND LOAD =1 THEN DOUT=DIN; END IF; END PROCESS; END behav; 频率计模块代码： （1）标准频率计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY BZHH IS PORT (BCLK: IN STD_LOGIC; --Fs BENA: IN STD_LOGIC; CLR : IN STD_LOGIC; --清零 BZQ : inOUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END BZHH; A